DE60100723T2

DE60100723T2 - Integrierte Halbleiterschaltung mit niedrigem Leistungsverbrauch

Info

Publication number: DE60100723T2
Application number: DE60100723T
Authority: DE
Inventors: Hideto Hidaka
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2000-06-05
Filing date: 2001-02-12
Publication date: 2004-07-15
Anticipated expiration: 2021-02-13
Also published as: US20050212560A1; KR100406811B1; DE60100723D1; US20020008999A1; EP1162744A1; KR20010110643A; JP2002064150A; US7521762B2; EP1162744B1; US20090179692A1; TW495983B; US6911703B2; EP1351392A1; US6635934B2; US20040071026A1

Description

HINTERGRUND DER VORLIEGENDEN ERFINDUNG
Gebiet der Erfindung
Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung mit Feldeffekttransistoren mit isoliertem Gate, die als "MIS-Transistoren" hier im folgenden bezeichnet werden, als ihre Komponenten, und insbesondere auf eine Konfiguration zum Verringern des Leistungsverbrauches in einer Halbleitervorrichtung mit miniaturisierten CMOS-Transistoren (P- und N-Kanal-MIS-Transistoren. Noch spezieller bezieht sich die vorliegende Erfindung auf eine Struktur zum Unterdrücken eines Gatetunnelstromes eines miniaturisierten MIS-Transistors.
Beschreibung der Hintergrundstechnik
In einer CMOS-Halbleitervorrichtung wird, wenn die Größe von MIS-Transistoren verringert wird, eine Betriebsstromversorgungsspannung zum Sicherstellen der Zuverlässigkeit der Transistoren und Verringern des Leistungsverbrauches gesenkt. Zum Verringern der Größen der MIS-Transistoren gemäß dem Senken der Betriebsstromversorgungsspannung werden Werte verschiedener Transistorparameter gemäß einer bestimmten Skalierungsregel verringert. Gemäß der Skalierungsregel ist es notwendig, eine Dicke Tox eines Gateisolierfilmes des MIS-Transistors zu verringern, und es ist auch notwendig, einen Absolutwert Vth einer Schwellenspannung zu verringern. Es ist jedoch schwierig, den Absolutwert der Schwellenspannung gemäß der Skalierungsregel zu verringern. Die Schwellenspannung ist als eine Gate-Sourcespannung definiert, die einen vorbestimmten Drainstrom unter Anlegen einer vorbestimmten Drainspannung verursacht. Wenn der Absolutwert Vth der Schwellenspannung klein ist, wird eine schwache Inversionsschicht in einem Kanalbereich gebildet, selbst wenn eine Gate-Sourcespannung Vgs gleich 0 V ist, und es fließt ein Unterschwellenleckstrom, der als ein "Ausleckstrom" hier im folgenden bezeichnet wird, durch diese Inversionsschicht.
Daher tritt solch ein Problem auf, daß der Ausleckstrom zunimmt zum Vergrößern des Bereitschaftsstromes in einem Bereitschaftszyklus, während der die MIS-Transistoren aus sind. Insbesondere ist es bei einer Halbleitervorrichtung zur Benutzung in einer batteriebetriebenen Ausrüstung wie eine tragbare Ausrüstung stark gewünscht, daß der Ausleckstrom in Hinblick auf eine Lebenszeit der Batterie verringert wird.
Zum Verringern des Ausleckstromes kann der Absolutwert Vth der Schwellenspannung einfach vergrößert werden. In diesem Fall kann jedoch die Verringerung der Betriebsstromversorgungsspannung nicht einen gewünschten Effekt erzielen, und ein schneller Betrieb kann nicht sichergestellt werden. Somit ist eine MT-CMOS-(Mehrschwellenwert-CMOS)Struktur zum Verringern des Ausleckstromes in einem Bereitschaftszyklus und zum Sicherstellen schnellen Betriebes vorgeschlagen worden.
104 zeigt als Beispiel eine Struktur einer MT-CMOS-Schaltung im Stand der Technik. Bei der in 104 gezeigten Struktur sind fünf Inverterschaltungen IV0, IV4 kaskadengeschaltet. Für diese Inverterschaltungen IV0–IV4 sind eine Hauptstromversorgungsleitung MVL, die mit einem Stromversorgungsknoten verbunden ist, eine Unterstromversorgungsleitung SVL, die mit der Hauptstromversorgungsleitung MVL über einen Schalttransistor SWP verbunden ist, eine Hauptmasseleitung GML, die mit einem Masseknoten verbunden ist, und eine Untermasseleitung SGL, die mit der Hauptmasseleitung MGL über einen Schalttransistor SWN verbunden ist, angeordnet.
Die Inverterschaltungen IV0–IV4 weisen jeweils eine Struktur eines CMOS-Inverters einschließlich P-Kanal-MIS-Transistoren P0–P4 bzw. N-Kanal-MIS-Transistoren N0–N4 auf. Diese MT-CMOS-Schaltung weist einen Bereitschaftszyklus in einem Bereitschaftszustand und einen aktiven Zyklus, bei. dem sich ein Eingangssignal tatsächlich ändert, auf. In dem Bereitschaftszyklus ist ein Eingangssignal IN auf dem L-Pegel fixiert, und die Schalttransistoren SWP und SWN sind in dem Auszustand als Reaktion auf Steuersignale /Φ bzw. Φ gehalten. Jeder der Schalttransistoren SWP und SWN weist eine Schwellenspannung relativ groß (mittel) im Absolutwert M-Th auf. Jeder der MIS-Transistoren P0–P4 und N0–N4 der Inverterschaltungen IV0–IV4 weist eine Schwellenspannung eines kleinen Absolutwertes L-Th auf.
In Abhängigkeit eines Logikpegels eines Eingangssignales IN in dem Bereitschaftszyklus wird eine Source eines jeden MIS-Transistors, der sich auf dem Bereitschaftszyklus befindet, mit der Hauptstromversorgungsleitung MVL oder der Hauptmasseleitung MGL verbunden. Genauer, Sources der MIS-Transistoren P0, P2 und P4 sind mit der Hauptstromversorgungsleitung MVL verbunden, und Sources der MIS-Transistoren N1 und N3 sind mit der Hauptmasse MGL verbunden. Eine Source eines jeden MIS-Transistors, der in dem Bereitschaftszyklus aus ist, ist mit der Unterstromversorgungsleitung SVL oder der Untermasseleitung SGL verbunden. Genauer, Sources der MIS-Transistoren P1 und P3 sind mit der Unterstromversorgungsleitung SVL verbunden, und Sources der MIS-Transistoren N0, N2 und N4 sind mit der Untermasseleitung SGL verbunden. Nun wird ein Betrieb der in 104 gezeigten MT-CMOS-Schaltung unter Bezugnahme auf ein Signalwellenformdiagramm von 105 beschrieben.
Während des Bereitschaftszyklus ist das Eingangssignal IN auf dem L-Pegel, und die Steuersignale Φ bzw. /Φ sind auf dem L- bzw. H-Pegel. In diesem Zustand sind die Schalttransistoren SWP und SWN aus. Der Schalttransistor SWP ist ein M-Vth-Transistor, und der Ausleckstrom davon in dem Bereitschaftszustand ist klein.
In den Inverterschaltungen IV0–IV4 sind die MIS-Transistoren P0, P2 und P4 aus, und sie verursachen keinen Unterschwellenleckstrom (Ausleckstrom). Weiterhin sind die MIS-Transistoren P1 und P3 aus und verursachen einen Ausleckstrom von der Unterstromversorgungsleitung SVL. Die Ausleckströme, die durch die MIS-Transistoren P1 und P3 fließen, fließen durch die MIS-Transistoren N1 und N3 in dem Einzustand zu der Hauptmasseleitung MGL. Der durch die MIS-Transistoren P1 und P3 fließende Ausleckstrom hängt jedoch von der Größe des durch den Schalttransistor SWP fließenden Ausleckstromes ab. Daher erreicht der Spannungspegel der Unterstromversorgungsleitung SVL einen Gleichgewichtszustand, in dem der durch den Schalttransistor SWP fließende Ausleckstrom sich mit der Summe der durch die MIS-Transistoren P1 und P3 fließende Ausströme ausgleicht. Aufgrund des Stromflusses ist der Spannungspegel der Unterstromversorgungsleitung SVL kleiner als die Stromversorgungsspannung Vcc, und die MIS-Transistoren P1 und P3 gehen in einen solchen Zustand, daß Gate-Source davon rückwärts vorgespannt ist, und gehen daher in einen tieferen Auszustand. Folglich kann der Ausleckstrom der MIS-Transistoren P1 und P3 ausreichend verringert werden.
Entsprechend fließen Ausleckströme durch die MIS-Transistoren N0, N2 und N4. Diese durch die MIS-Transistoren N0, N2 und N4 fließenden Ausleckströme hängen in der Größe von dem durch den Schalttransistor SWN fließenden Ausleckstrom ab. Der Schalttransistor SWN ist ein M-Vth-Transistor und weist einen ausreichend kleinen N0, N2 und N4 ausreichend unterdrückt werden können.
In dem obigen Fall erreicht der Spannungspegel der Untermasseleitung SGL einen Gleichgewichtszustand, indem sich die Summe der durch die MIS-Transistoren N0, N2 und N4 fließenden Ausleckströme mit dem durch den Schalttransistor SWN fließenden Ausleckstrom ausgleichen und ist daher höher als die Massespannung GND. In diesem Fall geht jeder der MIS-Transistoren N0, N2 und N4 in solch einen Zustand, daß Gate-Source davon rückwärts vorgespannt ist und geht daher in einen tieferen Auszustand. Folglich kann der Ausleckstrom der MIS-Transistoren N0, N2 und N4 ausreichend unterdrückt werden.
In dem aktiven Zyklus zum tatsächlichen Ausführen eines Betriebes sind die Steuersignale Φ bzw. /Φ auf den H- bzw. L-Pegel gesetzt, und die Schalttransistoren SWP und SWN sind ausgeschaltet. Darauf reagierend wird die Unterstromversorgungsleitung SVL mit der Hauptstromversorgungsleitung MVL verbunden, und die Untermasseleitung SGL wird mit der Hauptmasseleitung MGL verbunden. Die Inverterschaltungen IV0–IV4 enthalten L-Vth-Transistoren als Komponenten und ändern daher schnell ihre Ausgangssignale gemäß dem Eingangssignal IN.
Wie in 104 gezeigt ist, unterscheidet sich die Stromversorgungsleitung im Impedanzwert in Abhängigkeit des Bereitschaftszyklus und des aktiven Zyklus. Selbst wenn daher L-Vth- Transistoren als ihre Komponenten verwendet werden, kann der Ausleckstrom ausreichend in dem Bereitschaftszyklus unterdrückt werden, während eine schnelle Betriebsleistung in dem aktiven Zyklus sichergestellt ist. Folglich kann eine CMOS-Schaltung, die einen schnellen Betrieb mit einem niedrigen Leistungsverbrauch durchführen kann, implementiert werden.
Verschiedene Parameter wie Größen der MIS-Transistoren werden gemäß bestimmter Skalierungsregel verkleinert. Die Skalierungsregel beruht auf der Voraussetzung, daß die Gatelänge des MIS-Transistors und die Dicke des Gateisolierfilmes davon mit dem gleichen Skalierungsverhältnis verkleinert werden. Zum Beispiel weist ein MIS-Transistor mit einer Gatelänge von 0,25 μm (Mikrometer) allgemeinen einen Gateisolierfilm von 5 nm (Nanometer) in Dicke auf, und daher weist ein MIS-Transistor mit einer Gatelänge von ungefähr 0,1 μm einen Gateisolierfilm von ungefähr 2,0 bis ungefähr 2,5 nm in Dicke auf. In dem Fall, in dem die Dicke des Gateisolierfilmes gemäß dem Absenken der Betriebsstromversorgungsspannung verringert wird und auf ungefähr 3 nm gemäß der Bedingung verringert wird, daß die Stromversorgungsspannung 1,5 V oder niedriger zum Beispiel ist, fließt ein Tunnelstrom durch den Gateisolierfilm des MIS-Transistors in dem Einzustand, was in einem Problem der Zunahme des Stromversorgungsstromes des Transistors in dem Einzustand resultiert.
106A–106C zeigen schematisch Energiebänder des MIS-Transistors, wobei das Gate ein Metallgate ist. Normalerweise ist bei der MIS-Struktur ein Gate aus polykristallinem Silicium gebildet, das mit Dotierungsstoffen dotiert ist und Eigenschaften als ein Halbleiter aufweist. Aus Vereinfachungsgründen wird hier jedoch angenommen, daß das Gate aus einem Metall hergestellt ist. Der Halbleitersubstratbereich ist aus dem P-Substrat (Schicht).
Wie in 106A gezeigt ist, wird nun angenommen, daß eine negative Spannung an das Gate angelegt ist. In diesem Fall werden in dem P-Substrat vorhandene Löcher zu dem Übergang zwischen dem Substrat und dem Isolierfilm gezogen. Dadurch wird das Energieband des P-Substrates an dem Übergang zwischen dem Isolierfilm und dem P-Substrat nach oben gebogen, und ein Valenzband Ev nähert sich einem Ferminiveau EF. Ein Leitungsband Ec wird in der Nähe dieses Überganges nach oben gebogen. In diesem Fall des Anlegens der negativen Spannung steigt auch das Ferminiveau EF des Gates (entsprechend dem Leitungsband Ec in dem Fall eines polykristallinen Siliciumgates). In diesem Zustand ist die Dichte der Majoritätsträger (Löcher) an dem Übergang höher als in dem inneren Abschnitt. Dieser Zustand wird ein akkumulierter Zustand genannt. In diesem Zustand ist das Leitungsband Ec nach oben gebogen, und eine Barriere gegen Elektronen ist so hoch, daß der Tunnelstrom durch den Gateisolierfilm nicht fließt.
Wenn eine niedrige positive Spannung an das Gate angelegt wird, wie in 106B gezeigt ist, senkt sich das Ferminiveau (Leitungsband) des Gates so, daß das Leitungsband Ec und das Valenzband Ev nach unten in dem P-Substratbereich an dem Übergang zu dem Isolierfilm gebogen wird. In diesem Zustand sind die Löcher von dem Übergang zu dem Gateisolierfilm weg angeordnet, so daß die Verarmung der Majoritätsträger auftritt, und das Ferminiveau EF an dem Übergang ist im wesentlichen in der Bandmitte angeordnet. Dieser Zustand, in dem Majoritätsträger nicht vorhanden sind, wird ein Verarmungszustand genannt. In diesem Verarmungszustand ist ein Träger nicht auf dem Übergang vorhanden, und ein Tunnelstrom tritt nicht auf.
Wenn weiter eine hohe positive Spannung angelegt wird, wie in 106C gezeigt ist, senkt sich das Ferminiveau EF des Gates weiter, und das Bandbiegen an der Nachbarschaft des Überganges tritt zu einem großen Ausmaße auf. Folglich überschreitet das Ferminiveau EF den mittleren Wert der Bandlücke Eg in der Nähe des Überganges, und die Elektronen, die Minoritätsträger sind, werden gesammelt. Dieser Zustand wird ein invertierter Zustand genannt, da der Leitungstyp des Überganges in bezug auf den des Inneren invertiert ist. Dieser Zustand entspricht dem Zustand, in dem ein Kanal in dem MIS-Transistor gebildet ist. Wenn der Gateisolierfilm eine Dicke δ von z. B. 3 nm in diesem Zustand aufweist, fließen Elektronen, die Minoritätsträger sind, in das Gate durch ein Tunnelphänomen. Somit fließt der Tunnelstrom direkt in das Gate von dem Kanalbereich in den MIS-Transistor, bei dem der Kanal gebildet ist, und somit leitend ist. Dieser Tunnelstrom wird ein (direkter) Gatetunnelstrom genannt. Ähnliche Verhalten treten in einer Struktur mit einem N-Substratbereich auf mit der Ausnahme, daß eine an das Gate angelegte Spannung die entgegengesetzte Polarität aufweist und daß das Energieband sich in die entgegengesetzte Richtung biegt.
In dem MIS-Transistor fließt, wenn die Dicke des Gateisolierfilmes verringert wird, z. B. auf 3 nm, ein direkter Gatestrom von dem Kanalbereich zu dem Gate. Folglich begleitet die MT-CMOS-Schaltung, wie die, die in 104 gezeigt ist, das folgende Problem. In dem Bereitschaftszyklus fließt ein Tunnelstrom von dem Kanalbereich zu dem Gate in einem Einzustand des MIS-Transistors, und schließlich fließt ein Durchgangsstrom von dem Stromversorgungsknoten zu dem Masseknoten, so daß der Stromverbrauch in dem Bereitschaftszyklus zunimmt.
107 zeigt einen Pfad eines Tunnelstromes in der MT-CMOS-Schaltung in dem Bereitschaftszyklus, die in 104 gezeigt ist.
107 zeigt eine Struktur eines Abschnittes mit Inverterschaltungen IV1 und IV2. In der Inverterschaltung IV1 weist der MIS-Transistor N1 eine Source und ein Backgate auf, die zusammen mit der Hauptmasseleitung MGL verbunden sind, und der MIS-Transistor P1 weist eine Source auf, die mit einer Unterstromversorgungsleitung (nicht gezeigt) verbunden ist. In der Inverterschaltung IV2 weist der MIS-Transistor P2 ein Backgate und eine Source auf, die zusammen mit der Hauptstromversorgungsleitung MVL verbunden sind, und der MIS-Transistor N2 weist eine Source auf, die mit einer Untermasseleitung (nicht gezeigt) verbunden ist.
In dem Bereitschaftszyklus wird die Inverterschaltung IV1 mit einem Signal auf einem H-Pegel beliefert. Daher ist das Ausgangssignal der Inverterschaltung IV1 auf dem L-Pegel oder dem Pegel der Massespannung GND in dem Bereitschaftszyklus, und der MIS-Transistor P2 in der Inverterschaltung IV2 ist ein. In dem MIS-Transistor P2 fließt ein Tunnelstrom It von dem Substratbereich zu dem Gate und fließt weiter zu der Hauptmasseleitung MGL durch den MIS-Transistor N1. Wie durch die gestrichelte Linie in 107 bezeichnet ist, bewirkt der Gatetunnelstrom des MIS-Transistors P2, daß ein Durchgangsstrom von der Hauptstromversorgungsleitung MVL zu der Hauptmasseleitung MGL fließt.
108 zeigt eine Struktur eines Abschnittes, die Inverterschaltungen IV2 und IV3 der in 104 gezeigten MT-CMOS-Schaltung enthält. In dem Bereitschaftszyklus wird die Inverterschaltung IV2 mit einem Signal auf L-Pegel beliefert. Die Sources der MIS-Transistoren P2 und N3 sind mit der Hauptstromversorgungsleitung MVL bzw. der Hauptmasseleitung MGL verbunden, während die Sources der MIS-Transistoren N2 und P3 mit der Untermasseleitung bzw. der Unterstromversorgungsleitung (beide in 108 nicht gezeigt) verbunden sind. In diesem Zustand des Bereitschaftszyklus ist der MIS-Transistor P2 ein und liefert einen Strom zu dem Gate des MIS-Transistors N3 von der Hauptstromversorgungsleitung.
Der MIS-Transistor N3 ist ein und daher fließt der Gatetunnelstrom It durch den MIS-Transistor N3 (durch den Sourcebereich und den Backgatebereich) zu der Hauptmasseleitung MGL. Wenn das Backgate des MIS-Transistors N3 auf einen Spannungspegel unterschiedlich von der Massespannung GN3 vargespannt ist, fließt der Gatetunnelstrom It von dem MIS-Transistor N3 von diesem Kanalbereich durch den Sourcebereich. In diesem Fall bewirkt daher der Gatetunnelstrom It entsprechend einen Durchgangsstrom, der von der Hauptstromversorgungsleitung MVL zu der Hauptmasseleitung MGL fließt.
Dieser Gatetunnelstrom ist nahezu gleich dem. Ausleckstrom, wenn der Gateoxidfilm eine Dicke von ungefähr 3 nm oder weniger aufweist. Wenn der Gateoxidfilm eine Dicke kleiner als ungefähr 3 nm aufweist, überschreitet der Gatetunnelstrom den Ausleckstrom. Daher kann dieser Gatetunnelstrom in dem Fall, in dem die Betriebsstromversorgungsspannung gesenkt wird und die Dicke des Gateisolierfilmes gemäß der Skalierungsregel verringert wird, nicht vernachlässigt werden und verursacht ein Problem der Zunahme im Stromverbrauch in dem Bereitschaftszyklus.
Ein Gatetunnelstrom J erfüllt ungefähr die Beziehung, die durch die folgende Formel ausgedrückt wird: J ~ E · exp[–Tox · A · √φ],wobei Φ eine Höhe einer Barriere an dem Übergang zu dem Gateisolierfilm darstellt und ungefähr durch eine Differenz zwischen dem Ferminiveau und dem Oberflächenpotential Φs an dem Übergang ausgedrückt wird, A eine Konstante ist, die von einer Dotierstoffkonzentration (eine effektive Masse eines Elektrons) des Halbleitersubstrates in dem Kanalbereich abhängt, und E stellt ein elektrisches Feld dar, das an den Gateisolierfilm angelegt wird. Die Barrierenhöhe φ ist eine Funktion einer Dielektrizitätskonstante εi und der Dicke Tox des Gateisolierfilmes. Wenn daher ein Tunnelstrom bei der Gateoxidfilmdicke von 3 nm beginnt zu fließen mit dem Gateisosilierfilm, der aus Siliciumoxid gebildet ist, fließt entsprechend ein Gatetunnelstrom durch den Gateisolierfilm, was eine Barriere gleich der durch den Siliciumoxidfilm von 3 nm in Dicke vorsieht. Als der Gateisolierfilm gibt es einen Siliciumnitridoxidfilm ungleich dem Siliciumoxidfilm (Siliciumdioxidfilm).
Wie oben beschrieben wurde tritt mit den miniaturisierten Transistoren als Komponenten ein Problem auf, daß der Gatetunnelstrom des MIS-Transistors im wesentlichen gleich oder größer als der Ausleckstrom in der Bereitschaft wird, und der Stromverbrauch in dem Bereitschaftszyklus kann nicht verringert werden.
Aus EP 0 986 177 A kann eine Halbleitervorrichtung mit einem ersten Stromquellenknoten, einem Logikgatter als Komponente davon, einem ersten Feldeffekttransistor mit isoliertem Gate zum Empfangen einer Spannung auf einer ersten Stromquellenleitung als eine Betriebsstromversorgungsspannung entnommen wer den. Die Stromtreiberfähigkeit wird durch eine Substratvorspannung gesteuert.
ZUSAMMENFASSUNG DER VORLIEGENDEN ERFINDUNG
Eine Aufgabe der vorliegenden Erfindung ist es, eine Halbleitervorrichtung vorzusehen, die ausreichend Stromverbrauch in dem Bereitschaftszustand unterdrücken kann und für eine hohe Integration geeignet ist.
Eine andere Aufgabe der vorliegenden Erfindung ist es, eine Halbleitervorrichtung vorzusehen, bei der ein Gatetunnelstrom eines MIS-Transistors ausreichend in einem Bereitschaftszustand unterdrückt werden kann.
Diese Aufgaben werden gelöst durch eine Halbleitervorrichtung nach Anspruch 1.
Bevorzugte Ausgestaltungen der Erfindung sind in den abhängigen Ansprüchen definiert.
Gemäß einem zweiten Aspekt der vorliegenden Erfindung enthält eine Halbleitervorrichtung einen ersten MIS-Transistor, der zwischen einen ersten Stromquellenknoten und einen ersten Ausgangsknoten geschaltet ist und ein Eingangssignal an einem Gate davon empfängt, und einen zweiten MIS-Transistor, der zwischen den Ausgangsknoten und einen zweiten Stromversorgungsknoten geschaltet ist und das Eingangssignal an einem Gate davon empfängt. Der erste MIS-Transistor wird gemäß dem Eingangssignal in einem Bereitschaftszyklus eingeschaltet und weist eine erste Gatetunnelbarriere auf. Der zweite MIS-Transistor wird gemäß dem Eingangssignal in dem Bereitschafts zyklus ausgeschaltet und weist eine Gatetunnelbarriere kleiner als die erste Gatetunnelbarriere auf.
Gemäß einem dritten Aspekt der vorliegenden Erfindung enthält eine Halbleitervorrichtung einen ersten MIS-Transistor, der zwischen einen ersten Stromversorgungsknoten und einen ersten Ausgangsknoten geschaltet ist und ein Eingangssignal an einem Gate davon empfängt, einen zweiten MIS-Transistor, der zwischen den ersten Ausgangsknoten und einen zweiten Stromversorgungsknoten geschaltet ist und das Eingangssignal an einem Gate davon empfängt, und eine Steuerschaltung zum Verringern von Leckbeträgen von Gatetunnelströmen an dem ersten und zweiten MIS-Transistor in dem Bereitschaftszyklus unter jenen in einem aktiven Zyklus.
Gemäß einem vierten Aspekt der vorliegenden Erfindung enthält eine Halbleitervorrichtung einen ersten MIS-Transistor, der zwischen einen ersten Stromversorgungsknoten und einen ersten Ausgangsknoten geschaltet ist, der eine erste Gatetunnelbarriere aufweist und ein Eingangssignal an einem Gate davon empfängt, einen zweiten MIS-Transistor, der zwischen den ersten Ausgangsknoten und einen Unterstromversorgungsknoten geschaltet ist, das erste Eingangssignal an einem Gate davon empfängt zum Einschalten auf komplementäre Weise zu dem ersten MIS-Transistor, und einen ersten Schalttransistor, der zwischen den Unterstromversorgungsknoten und einen zweiten Stromversorgungsknoten geschaltet ist und selektiv als Reaktion auf ein Betriebszyklusbefehlssignal eingeschaltet wird. Der zweite MIS-Transistor weist eine zweite Gatetunnelbarriere kleiner als die erste Gatetunnelbarriere auf.
Gemäß einem fünften Aspekt der vorliegenden Erfindung enthält eine Halbleitervorrichtung einen ersten Schalttransistor, der zwischen einen ersten Stromversorgungsknoten und eine Stromversorgungsleitung geschaltet ist und selektiv als Reaktion auf Betriebszyklusbefehlssignal eingeschaltet wird, eine Gateschaltung, die eine Spannung auf der Stromversorgungsleitung als eine Betriebsstromversorgungsspannung empfängt, zum Durchführen einer vorbestimmten Verarbeitung, eine Nachbildungsschaltung mit Elementen, die durch proportionales Abwärtsskalieren der Gateschaltung und des ersten Schalttransistors gebildet sind, und eine Übertragungsschaltung zum Übertragen einer Ausgangsspannung der Nachbildungsschaltung zu der Stromversorgungsleitung gemäß dem Betriebszyklusbefehlssignal. Die abwärts skalierte Gateschaltung der Nachbildungsschaltung empfängt die Spannung an dem Ausgangsknoten als eine Betriebsstromversorgungsspannung, und der abwärts skalierte Transistor des ersten Schalttransistors liefert eine Spannung von dem Stromversorgungsknoten zu dem Ausgangsknoten.
Gemäß einem sechsten Aspekt der vorliegenden Erfindung enthält eine Halbleitervorrichtung einen ersten Schalttransistor, der zwischen einen ersten Stromversorgungsknoten und eine erste Stromversorgungsleitung geschaltet ist und selektiv als Reaktion auf ein Betriebszyklusbefehlssignal eingeschaltet wird, eine erste Gateschaltung, die eine Spannung auf der ersten Stromversorgungsleitung als eine Betriebsstromversorgungsspannung empfängt, einen zweiten Schalttransistor, der zwischen einen zweiten Stromversorgungsknoten und eine zweite Stromversorgungsleitung geschaltet ist und selektiv als Reaktion auf das Betriebszyklusbefehlssignal eingeschaltet wird, und eine zweite Gateschaltung, die eine Spannung auf der zweiten Stromversorgungsleitung als eine Betriebsstromversorgungsspannung empfängt. Die erste und die zweite Gateschaltung enthalten MIS-Transistoren als ihre Komponenten und weisen die gleiche Struktur auf.
Gemäß einem siebten Aspekt der vorliegenden Erfindung enthält eine Halbleitervorrichtung eine Gateschaltung mit einem ersten und einem zweiten Transistor jeweils mit einer SOI-(Silicium auf Isolator)Struktur, die eine vorbestimmte Verarbeitung auf ein Eingangssignal zum Ausgeben bewirkt, und eine Vorspannungsanlegeschaltung zum Anlegen einer Vorspannung an Substratbereiche des ersten und des zweiten Transistors der Gateschaltung. Das an die Gateschaltung angelegte Eingangssignal ist ein vorbestimmter Logikpegel in einem Bereitschaftszyklus, und jeder des ersten und des zweiten Transistors weist einen Gateisolierfilm mit einer Dicke auf, die nicht 3 nm überschreitet. Die Vorspannungsanlegeschaltung setzt eine Vorspannung des Substratbereiches von mindestens dem Transistor in dem Auszustand des ersten und des zweiten Transistors in dem Bereitschaftszyklus, so daß sie tiefer als in dem aktiven Zyklus ist.
Gemäß einem achten Aspekt der vorliegenden Erfindung enthält eine Halbleitervorrichtung eine Gateschaltung mit einem ersten und einem zweiten MIS-Transistor jeweils mit. einer SOI-(Silicium auf Isolator)Struktur, die eine vorbestimmte Logikverarbeitung auf einem Eingangssignal zum Ausgeben bewirken, und eine Vorspannungsanlegeschaltung zum Anlegen einer Vorspannung an Substratbereiche des ersten und des zweiten MIS-Transistors. Die Vorspannungsanlegeschaltung setzt Vorspannungen der Substratbereiche des ersten und des zweiten Transistors, so daß sie tiefer in dem Bereischaftszyklus als jene in dem aktiven Zyklus sind.
Gemäß einem neunten Aspekt der vorliegenden Erfindung enthält eine Halbleitervorrichtung einen ersten MIS-Transistor, der zwischen einen ersten Stromversorgungsknoten und einen Aus gangsknoten geschaltet ist und ein Eingangssignal an einem Gate davon empfängt, und einen zweiten MIS-Transistor, der zwischen den Ausgangsknoten und einen zweiten Stromversorgungsknoten geschaltete ist und das Eingangssignal an einem Gate davon empfängt. Ein Logikpegel des Eingangssignals in einem Bereitschaftszyklus ist vorbestimmt, und der erste MIS-Transistor wird gemäß dem Eingangssignal in dem Bereitschaftszyklus eingeschaltet und ist aus einem MIS-Transistor eines Types vom vergrabenen Kanal gebildet.
Gemäß einem zehnten Aspekt der vorliegenden Erfindung enthält eine Halbleitervorrichtung einen ersten MIS-Transistor, der zwischen einen ersten Stromversorgungsknoten und einen Ausgangsknoten geschaltet ist und ein Eingangssignal an einem Gate davon empfängt, und einen zweiten MIS-Transistor, der zwischen einen Ausgangsknoten und einen zweiten Stromversorgungsknoten geschaltet ist und das Eingangssignal. an einem Gate davon empfängt. Der Logikpegel des Eingangssignals in einem Bereitschaftszyklus ist vorbestimmt, und der erste MIS-Transistor wird als Reaktion auf das Eingangssignal in dem Bereitschaftszyklus eingeschaltet und ist ein MIS-Transistor eines Types des verarmten Gates.
Gemäß einem elften Aspekt der vorliegenden Erfindung enthält eine Halbleitervorrichtung eine Verriegelungsschaltung zum Verriegeln eines angelegten Signals und eine Gateschaltung zum Bewirken einer vorbestimmten Verarbeitung auf einem verriegelten Ausgangssignal der Verriegelungsschaltung. Die Verriegelungsschaltung ist aus einem MIS-Transistor mit einer ersten Gatetunnelbarriere gebildet. Die Gateschaltung ist aus einem MIS-Transistor mit einer Gatetunnelbarriere kleiner als die erste Gatetunnelbarriere gebildet.
Gemäß einem zwölften Aspekt der vorliegenden Erfindung enthält eine Halbleitervorrichtung eine erste Verriegelungsschaltung zum Verriegeln eines angelegten Signals in einem aktiven Zyklus, eine zweite Verriegelungsschaltung zum Verriegeln eines angelegten Signals in einem Bereitschaftszyklus und eine Übertragungsschaltung, die ein verriegeltes Signal der ersten Verriegelungsschaltung zu der zweiten Verriegelungsschaltung als Reaktion auf den Übergang eines Betriebszyklusbefehlssignals von einem aktiven Zyklusbefehl zu einem Bereitschaftszyklusbefehl überträgt und ein verriegeltes Signal der zweiten Verriegelungsschaltung zu der ersten Verriegelungsschaltung als Reaktion auf den Übergang des Betriebszyklusbefehlssignals von dem Bereitschaftsbefehl zu dem aktiven Zyklusbefehl überträgt. Die erste Verriegelungsschaltung weist eine erste Gatetunnelbarriere auf, und die zweite Verriegelungsschaltung weist eine Gatetunnelbarriere größer als die erste Gatetunnelbarriere auf.
Gemäß einem dreizehnten Aspekt der vorliegenden Erfindung enthält eine Halbleitervorrichtung einen Vorladetransistor zum Vorladen eines Vorladeknotens auf einen vorbestimmten Spannungspegel als Reaktion auf die Aktivierung eines Vorladebefehlssignals und eine Gateschaltung, die mit dem Vorladeknoten verbunden ist, die in einem Bereitschaftszyklus in einem aktiven Zustand des Vorladebefehlssignals ist und den Vorladeknoten gemäß einem angelegten Signal in einen aktiven Zustand des Vorladebefehlssignales treibt. Der Vorladetransistor weist eine erste Gatetunnelbarriere auf, und ein MIS-Transistor der Gateschaltung weist eine zweite Gatetunnelbarriere größer als die erste Gatetunnelbarriere auf.
Gemäß einem vierzehnten Aspekt der vorliegenden Erfindung weist eine Halbleitervorrichtung einen Vorladetransistor, der zum Vorladen eines Vorladeknotens auf eine vorbestimmte Spannung während einer vorbestimmten Zeit nach dem Übergang von einem Bereitschaftszyklus zu einem aktiven Zyklus und eine Gateschaltung zum Treiben des Vorladeknotens gemäß einem angelegten Signal in dem aktiven Zyklus auf. Die Gateschaltung weist die gleiche erste Gatetunnelbarriere wie der Vorladetransistor auf. Die erste Gatetunnelbarriere weist eine Höhe gleich oder größer als die einer Gatetunnelbarriere auf, die durch einen Siliciumoxidfilm von 3 nm in Dicke vorgesehen wird.
Gemäß einem fünfzehnten Aspekt der vorliegenden Erfindung enthält eine Halbleitervorrichtung eine Mehrzahl von Speicherzellen, die das Auffrischen von Speicherdaten benötigen, eine Zeitschaltung, die in einem Auffrischmodus aktiviert wird zum Erzeugen eines Auffrischanforderungsbefehls, der die gespeicherten Daten in der Mehrzahl von Speicherzellen zu vorbestimmten Intervallen auffrischt, einen Auffrischadreßzähler zum Erzeugen einer Auffrischadresse, die eine Speicherzellenzeile der Mehrzahl von Speicherzellen bezeichnet, die aufzufrischen sind, und eine auffrischbezogene Schaltungsanordnung zum Auffrischen der gespeicherten Daten der Speicherzellen, die durch die Auffrischadresse bezeichnet sind, aus der Mehrzahl von Speicherzellen. Die Zeitschaltung und der Auffrischadreßzähler enthalten MIS-Transistoren mit einer ersten Gatetunnelbarriere als Komponenten, und die auffrischbezogene Schaltungsanordnung enthält als eine Komponente einen MIS-Transistor mit einer zweiten Gatetunnelbarriere einer Höhe, die nicht die der ersten Gatetunnelbarriere überschreitet.
Gemäß einem sechzehnten Aspekt der vorliegenden Erfindung enthält eine Halbleitervorrichtung eine Logikschaltung mit einem Feldeffekttransistor mit isoliertem Gate als ihre Komponente, eine Verriegelungsschaltung, die entsprechend einem internen Knoten der Logikschaltung vorgesehen ist, zum Verriegeln eines Signals auf dem entsprechenden internen Knoten, und einen Übertragungspfad, der mit der Verriegelungsschaltung verbunden ist, zum Übertragen des Signals der Verriegelungsschaltung. Mindestens die Logikschaltung wird in einen Zustand versetzt des Aufweisens eines Gatetunnelstroms, der in dem Bereitschaftszustand verringert ist.
Gemäß einem siebzehnten Aspekt der vorliegenden Erfindung enthält eine Halbleitervorrichtung eine Mehrzahl von internen Schaltungen, die aus MIS-Transistoren gebildet sind und vorbestimmte Tätigkeiten ausführen, wenn sie aktiv gemacht sind, eine Aktivierungssteuerschaltung, die auf ein internes Schaltungsbezeichnungssignal reagiert, das eine zu aktivierende Schaltung aus der Mehrzahl von internen Schaltungen bezeichnet, zum Erzeugen eines internen Schaltungsaktivierungssignals zum Aktivieren der bezeichneten internen Schaltung, und eine Stromsteuerschaltung, die auf ein Betriebsmodusbefehlssignal und das interne Schaltungsaktivierungssignal reagiert, zum Halten eines Gatetunnelstroms des MIS-Transistors der internen Schaltung in dem inaktiven Zustand aus der Mehrzahl von internen Schaltungen, so daß er kleiner als der des MIS-Transistors der internen Schaltung in dem aktiven Zustand ist. Das Betriebsmodusbefehlssignal bezeichnet einen aktiven Zyklus des Freigebens der Mehrzahl von internen Schaltungen und einen Bereitschaftszyklus des Sperrens der Mehrzahl von internen Schaltungen.
Gemäß einem achtzehnten Aspekt der vorliegenden Erfindung enthält eine Halbleitervorrichtung ein normales Feld mit einer Mehrzahl von normalen Speicherzellen, ein Redundanzfeld mit Ersatzspeicherzellen zum Reparieren einer defekten normalen Speicherzelle mit einem Defekt in dem normalen Feld, eine normale Zugriffsschaltung zum Zugreifen auf eine ausgewählte Speicherzelle in dem normalen Feld, eine Ersatzzugriffsschaltung zum Zugreifen auf eine Ersatzspeicherzelle in dem Redundanzfeld, und eine Stromversorgungssteuerschaltung zum Bestimmen eines Gatetunnelstroms eines MIS-Transistors der inaktiven Schaltung aus der Ersatzzugriffsschaltung und der normalen Zugriffsschaltung, so daß sie kleiner als die Gatetunnelschaltung des MIS-Transistors der aktiven Schaltung ist.
Wenn ein Gatetunnelstrom in einem MIS-Transistor auftreten kann, werden Maßnahmen für den MIS-Transistor ergriffen, z. B. Erhöhen der Höhe der Gatetunnelbarriere oder Abschneiden des Stromflußpfades. Für die MIS-Transistoren, durch die der Gatetunnelstrom nicht auftreten mag, werden MIS-Transistoren mit Größen verwendet, die gemäß einer Skalierungsregel verkleinert sind. Aufgrund dieser Maßnahmen kann eine Halbleitervorrichtung, die schnell mit niedrigem Stromverbrauch tätig sein kann, implementiert werden.
Wenn die Schaltung zu sperren ist, wird der Gatetunnelstrom des MIS-Transistors, der die Schaltung bildet, verringert, oder die Stromversorgungsspannung wird heruntergefahren. Daher kann der Stromverbrauch der gesperrten Schaltung verringert werden, und die Halbleitervorrichtung, die mit niedrigem Stromverbrauch tätig ist, kann implementiert werden.
Die vorangehenden und anderen Aufgaben, Merkmale, Aspekte und Vorteile der folgenden Erfindung werden ersichtlicher aus der folgenden detaillierten Beschreibung der vorliegenden Erfindung, wenn sie in Zusammenhang mit den begleitenden Zeichnungen genommen wird.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1A zeigt eine Struktur einer Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung, und 1B ist ein Signalwellenformdiagramm, das einen Betrieb der in 1A gezeigten Halbleitervorrichtung darstellt;
2A zeigt eine Struktur einer Modifikation der ersten Ausführungsform der vorliegenden Erfindung, und 2B ist ein Signalwellenformdiagramm, das einen Betrieb der in 2A gezeigten Vorrichtung darstellt;
3A zeigt eine Struktur einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung, und 3B ist ein Signalwellenformdiagramm, das einen Betrieb der in 3A gezeigten Vorrichtung darstellt;
4 zeigt einen Leckstrompfad in der in 3A gezeigten Vorrichtung;
5 zeigt eine Struktur einer Halbleitervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung;
6 ist ein Wellenformdiagramm, das einen Betrieb der in 5 gezeigten Halbleitervorrichtung darstellt;
7 zeigt schematisch eine Querschnittsstruktur der in 5 gezeigten Halbleitervorrichtung;
8A zeigt schematisch eine Querschnittsstruktur eines MIS-Transistors in der dritten Ausführungsform der vorliegenden Erfindung, und 8B zeigt eine Gate-Substratkapazität des in 8A gezeigten MIS-Transistors;
9 zeigt schematisch eine Struktur einer in 7 gezeigten N-Wannenvorspannungsschaltung;
10 zeigt schematisch eine Struktur einer in 7 gezeigten P-Wannenvorspannungsschaltung;
11 zeigt schematisch eine Struktur einer Modifikation der dritten Ausführungsform der vorliegenden Erfindung;
12 ist ein Signalwellenformdiagramm, das einen Betrieb der in 11 gezeigten Vorrichtung darstellt;
13 zeigt eine Struktur einer zweiten Modifikation der dritten Ausführungsform der vorliegenden Erfindung;
14 ist ein Signalwellenformdiagramm, das einen Betrieb der in 13 gezeigten Vorrichtung darstellt;
15 zeigt schematisch eine Querschnittsstruktur eines MIS-Transistors in der in 13 gezeigten Halbleitervorrichtung;
16 zeigt schematisch eine Struktur einer Halbleitervorrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung;
17 ist ein Signalwellenformdiagramm, das einen Betrieb der in 16 gezeigten Vorrichtung darstellt;
18 zeigt schematisch eine Modifikation der vierten Ausführungsform der vorliegenden Erfindung;
19 zeigt eine Struktur einer Halbleitervorrichtung gemäß einer fünften Ausführungsform der vorliegenden Erfindung;
20 ist ein Signalwellenformdiagramm, das einen Betrieb der in 19 gezeigten Vorrichtung darstellt;
21A–21C zeigen Strukturen von MIS-Transistoren mit entsprechenden großen Gatetunnelbarrieren;
22 zeigt eine Struktur einer Halbleitervorrichtung gemäß einer sechsten Ausführungsform der vorliegenden Erfindung;
23 ist ein Signalwellenformdiagramm, das einen Betrieb der in 22 gezeigten Vorrichtung darstellt;
24 zeigt eine Struktur einer in 22 gezeigten Spannungseinstellschaltung;
25A zeigt eine Struktur einer ersten Modifikation der sechsten Ausführungsform der vorliegenden Erfindung, und 25B ist ein Signalwellenformdiagramm, das einen Betrieb der in 25A gezeigten Vorrichtung darstellt;
26–29 zeigen Strukturen einer ersten bis vierten Modifikation der sechsten Ausführungsform der vorliegenden Erfindung;
30 zeigt schematisch eine Querschnittsstruktur einer Halbleitervorrichtung gemäß einer siebten Ausführungsform der vorliegenden Erfindung;
31A zeigt schematisch ein ebenes Layout eines in 30 gezeigten MIS-Transistors, und 31B zeigt schematisch eine Querschnittsstruktur des in 31A gezeigten Transistors;
32 zeigt eine Modifikation des ebener Layouts des in 30 gezeigten MIS-Transistors;
33A zeigt eine Struktur einer Halbleitervorrichtung einer siebten Ausführungsform der vorliegenden Erfindung, und 33B ist ein Signalwellenformdiagramm, das einen Betrieb der in 33A gezeigten Vorrichtung darstellt;
34A zeigt eine Modifikation der siebten Ausführungsform der vorliegenden Erfindung, und 34B ist ein Signalwellenformdiagramm, das einen Betrieb der in 33A gezeigten Vorrichtung darstellt;
35 zeigt schematisch eine Querschnittsstruktur eines MIS-Transistors, der in einer achten Ausführungsform der vorliegenden Erfindung benutzt wird;
36A zeigt schematisch ein Kanaldotierstoffkonzentrationsprofil eines N-MIS-Transistors mit vergrabenem Kanal mit einem P⁺-Gate, und 36B zeigt schematisch ein Dotierstoffkonzentrationsprofil eines Kanalbereiches eines N-MIS-Transistors mit Oberflächenkanal mit einem N⁺-Gate;
37A zeigt schematisch ein Dotierstoffkonzentrationsprofil eines Kanalbereichs eines P-MIS-Transistors mit vergrabenem Kanal mit einem n⁺-Gate, und 37B zeigt ein Dotierstoffkonzentrationsprofil eines Kanalbereichs eines P-MIS-Transistors mit Oberflächenkanal mit einem P⁺-Gate;
38A zeigt eine Struktur einer Halbleitervorrichtung gemäß einer achten Ausführungsform der vorliegenden Erfindung; und 38B ist ein Signalwellenformdiagramm, das einen Betrieb der 38A ezeigten Halbleitervorrichtung darstellt;
39A zeigt eine Modifikation der achten Ausführungsform der vorliegenden Erfindung, und 39B ist ein Signalwellenformdiagramm, das einen Betrieb der in 39A gezeigten Vorrichtung darstellt;
40A und 40B zeigen schematisch eine Schnittstruktur eines MIS-Transistors, wie er in der neunten Ausführungsform der vorliegenden Erfindung benutzt wird;
41 zeigt eine Struktur einer Halbleitervorrichtung gemäß der neunten Ausführungsform der vorliegenden Erfindung;
42 zeigt eine Modifikation der neunten Ausführungsform der vorliegenden Erfindung;
43 zeigt eine Struktur einer Halbleitervorrichtung gemäß einer zehnten Ausführungsform der vorliegenden Erfindung;
44 zeigt eine Modifikation der zehnten Ausführungsform der vorliegenden Erfindung;
45 ist ein Signalwellenformdiagramm, das einen Betrieb der in 44 gezeigten Halbleitervorrichtung darstellt;
46 zeigt eine Struktur einer zweiten Modifikation der zehnten Ausführungsform der vorliegenden Erfindung;
47 zeigt schematisch eine Struktur einer Halbleitervorrichtung gemäß einer elften Ausführungsform der vorliegenden Erfindung;
48 ist ein Signalwellenformdiagramm, das einen Betrieb der in 47 gezeigten Halbleitervorrichtung darstellt;
49A zeigt schematisch eine Struktur eines Abschnittes zum Erzeugen eines Steuersignals in der in 47 gezeigten Halbleitervorrichtung, und 49B ist ein Signalwellenformdiagramm, das einen Betrieb des in 49A gezeigten Steuersignalerzeugerabschnittes darstellt;
50 zeigt eine Modifikation des Betriebes der in 49A gezeigten Halbleitervorrichtung;
51A zeigt eine Modifikation eines Steuersignalerzeugerabschnittes für die in 47 gezeigte Halbleitervorrichtung, und 51B ist ein Signalwellenformdiagramm, das einen Betrieb der in 51A gezeigten Vorrichtung darstellt;
52 zeigt eine Modifikation des Betriebes der in 47 gezeigten Halbleitervorrichtung;
53 zeigt schematisch eine Struktur eines Abschnittes zum Erzeugen eines in 52 gezeigten Steuersignals;
54 ist ein Signalwellenformdiagramm, das einen noch anderen Betrieb der in 47 gezeigten Halbleitervorrichtung darstellt;
55 zeigt schematisch eine Struktur eines Abschnittes, der ein in 54 gezeigtes Steuersignal erzeugt;
56A zeigt eine Modifikation der Halbleitervorrichtung der elften Ausführungsform der vorliegenden Erfindung, und 56B ist ein Signalwellenformdiagramm, das einen Betrieb der in 56A gezeigten Halbleitervorrichtung darstellt;
57A zeigt eine Struktur eines Erzeugerabschnittes eines Übertragungsbefehlssignales der in 56A gezeigten Halbleitervorrichtung, und 57B ist ein Signalwellenformdiagramm, das einen Betrieb der in 57A gezeigten Schaltung darstellt;
58 ist ein Signalwellenformdiagramm, das einen noch anderen Betrieb der Halbleitervorrichtung gemäß der elften Ausführungsform der vorliegenden Erfindung darstellt;
59A zeigt eine Struktur einer Halbleitervorrichtung gemäß einer zwölften Ausführungsform der vorliegenden Erfindung, 59B ist ein Signalwellenformdiagramm, das einen Betrieb der in 59A gezeigten Vorrichtung darstellt, und 59C zeigt eine allgemeine Form der in 59A gezeigten Halbleitervorrichtung;
60A zeigt eine Struktur einer ersten Modifikation der zwölften Ausführungsform der vorliegenden Erfindung, und 60B ist ein Signalwellenformdiagramm, das einen Betrieb der in 60A gezeigten Vorrichtung darstellt;
61 zeigt eine Struktur eines Abschnittes zum Erzeugen eines Vorladebefehlssignals der in 60A gezeigten Vorrichtung;
62 ist ein Signalwellenformdiagramm, das eine Modifikation des Betriebes der Halbleitervorrichtung der zwölften Ausführungsform der vorliegenden Erfindung zeigt;
63 zeigt schematisch eine Struktur eines Erzeugerabschnittes eines Vorladebefehlssignales mit einer in 62 gezeigten Betriebssequenz;
64 zeigt eine allgemeine Struktur einer zweiten Modifikation der zwölften Ausführungsform der vorliegenden Erf indung;
65 ist ein Signalwellenformdiagramm, das eine dritte Betriebssequenz der Halbleitervorrichtung gemäß der zwölften Ausführungsform der vorliegenden Erfindung zeigt;
66 zeigt eine Struktur eines Abschnittes zum Erzeugen eines in 65 gezeigten Vorladebefehlssignals;
67A zeigt eine Struktur einer Halbleitervorrichtung gemäß einer vierten Modifikation der zwölften Ausführungsform der vorliegenden Erfindung, und 67B ist ein Signalwellenformdiagramm, das einen Betrieb der in 67A gezeigten Vorrichtung darstellt;
68 zeigt schematisch eine Struktur eines Abschnittes, der ein in 67A gezeigtes Vorladebefehlssignal erzeugt;
69 zeigt eine Struktur einer fünften Modifikation der zwölften Ausführungsform der vorliegenden Erfindung;
70 zeigt eine allgemeine Struktur der vierten und fünften Modifikation der zwölften Ausführungsform der vorliegenden Erfindung;
71 zeigt eine Struktur einer sechsten Modifikation der zwölften Ausführungsform der vorliegenden Erfindung;
72 ist ein Signalwellenformdiagramm, das einen Betrieb der in 71 gezeigten Halbleitervorrichtung darstellt;
73 zeigt schematisch eine Struktur eines Abschnittes, der ein in 72 gezeigtes Steuersignal erzeugt;
74A zeigt schematisch eine Struktur einer Halbleitervorrichtung gemäß einer dreizehnten Ausführungsform der vorliegenden Erfindung, und 64B zeigt eine Struktur eines in 74A gezeigten Auffrischadreßzählers;
75 zeigt schematisch eine Struktur einer ersten Modifikation der dreizehnten Ausführungsform der vorliegenden Erfindung;
76 zeigt schematisch eine Struktur zum Steuern der in 75 gezeigten Halbleitervorrichtung;
77 zeigt schematisch eine Struktur einer zweiten Modifikation der dreizehnten Ausführungsform der vorliegenden Erfindung;
78 ist ein Signalwellenformdiagramm, das einen Betrieb der in 77 gezeigten Vorrichtung darstellt;
79 zeigt schematisch eine Struktur eines Abschnittes zum Erzeugen eines in 78 gezeigten Signals;
80 zeigt schematisch eine Struktur einer dritten Modifikation der dreizehnten Ausführungsform der vorliegenden Erfindung;
81 zeigt schematisch eine Struktur eines Abschnittes zum Erzeugen eines in 80 gezeigten Steuersignals;
82 zeigt schematisch eine Struktur einer vierten Modifikation der dreizehnten Ausführungsform der vorliegenden Erfindung;
83 zeigt schematisch eine gesamte Struktur einer Halbleitervorrichtung gemäß einer vierzehnten Ausführungsform der vorliegenden Erfindung;
84 zeigt schematisch eine Struktur einer in 83 gezeigten Test- und Stromversorgungssteuerschaltung;
85 zeigt schematisch eine Struktur einer in 83 gezeigten Registerschaltung;
86 ist ein Signalwellenformdiagramm, das einen Betrieb der in 85 gezeigten Registerschaltung darstellt;
87 zeigt eine speziellere Struktur der in 83 gezeigten Test- und Stromversorgungssteuerschaltung;
88 bis 91 zeigen Strukturen einer ersten bis vierten Modifikation der vierzehnten Ausführungsform der vorliegenden Erfindung;
92 zeigt schematisch eine Struktur einer in 91 gezeigten Teststeuerung;
93 zeigt schematisch eine gesamte Struktur einer Halbleitervorrichtung gemäß einer fünfzehnten Ausführungsform der vorliegenden Erfindung;
94 zeigt schematisch eine Struktur eines Abschnitts entsprechend einem Zeilenblock der in 93 gezeigten Halbleitervorrichtung;
95 zeigt schematisch Strukturen eines Blockzeilendecoders und eines Wortleitungstreibers, die in 94 gezeigt sind;
96 zeigt schematisch eine Struktur eines Abschnitts, der entsprechend einem Spaltenblock der in 93 gezeigten Halbleitervorrichtung vorgesehen ist;
97 zeigt schematisch eine Struktur einer ersten Modifikation der fünfzehnten Ausführungsform der vorliegenden Erfindung;
98 zeigt schematisch eine Struktur eines Hauptabschnittes einer Halbleitervorrichtung gemäß einer sechzehnten Ausführungsform der vorliegenden Erfindung;
99 zeigt schematisch eine Struktur einer ersten Modifikation einer sechzehnten Ausführungsform der vorliegenden Erfindung;
100 zeigt schematisch eine Struktur einer zweiten Modifikation der sechzehnten Ausführungsform der vorliegenden Erfindung;
101A zeigt schematisch eine Struktur einer dritten Modifikation der sechzehnten Ausführungsform der vorliegenden Erfindung, und 101B ist ein Signalwellenformdiagramm, das einen Betrieb der in 101A gezeigten Schaltung darstellt;
102 zeigt schematisch eine Struktur einer vierten Ausführungsform der sechzehnten Ausführungsform der vorliegenden Erfindung;
103 ist ein Signalwellenformdiagramm, das einen Betrieb der in 102 gezeigten Schaltung darstellt;
104 zeigt als Beispiel eine Struktur einer Halbleitervorrichtung im Stand der Technik;
105 ist ein Signalwellenformdiagramm, das einen Betrieb der in 104 gezeigten Halbleitervorrichtung darstellt;
106A–106C zeigen schematisch Strukturen von Energiebändern in einem akkumulierten Zustand, einem verarmten Zustand und einem invertierten Zustand eines N-Kanal-MIS-Transistors;
107 zeigt einen Gatetunnelstrompfad in einer herkömmlichen Halbleitervorrichtung; und
108 zeigt einen anderen Pfad für den Gatetunnelstrom in der herkömmlichen Halbleitervorrichtung.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
[Erste Ausführungsform]
1A zeigt schematisch eine Struktur einer Halbleitervorrichtung gemäß einer ersten Ausführungsform. der vorliegenden Erfindung. Es wird bezug genommen auf 1A, die Halbleitervorrichtung enthält kaskadenverbundene CMOS-Inverterschaltungen IV0–IV4. Jede der CMOS-Inverterschaltungen IV0–IV4 enthält einen P-Kanal-MIS-Transistor PQ und einen N-Kanal-MIS-Transistor NQ als seine Komponenten. Jeder der MIS-Transistoren PQ und NQ weist einen Gateisolierfilm mit einer ausreichend verringerten Dicke Tox auf, der eine Gatetunnelbarriere ähnlich oder niedriger als eine Gatetunnelbarriere vorsieht, die zum Beispiel durch einen Siliciumoxidfilm von 3 nm in Dicke vorgesehen wird. Die vorherige Formel des Gatetunnelstroms J enthält die Gateisolierfilmdicke Tox und die Barrierenhöhe φ als Parameter, und daher ist hier die "Gatetunnelbarriere" definiert und hier im folgenden als ein Produkt der Dicke Tox des Gateisolierfilms und einer Quadratwurzel der Barrierenhöhe φ gegeben. Die Barrierenhöhe φ wird als eine Differenz zwischen einem Ferminiveau und einem Oberflächenpotential bei einem sogenannten Bandbiegen ausgedrückt. Gewöhnlich ist diese Barrierenhöhe φ ungefähr durch die folgende Gleichung gegeben: φ = c2 · ΦG + c3,worin ΦG eine Arbeitsfunktion einer Gateelektrode darstellt, und c2 und c3 werden durch Funktionen einer dielektrischen Konstante des Gateisolierfilms, der Dicke Tox des Gateisolierfilms und andere ausgedrückt.
Jede der CMOS-Inverterschaltungen IV0–IV4 empfängt gemeinsam Spannungen auf einer Unterspannungsversorgungsleitung 3 und Untermasseleitung 4 als ihre Betriebsstromversorgungsspannungen. Die Unterstromversorgungsleitung 3 ist mit einem Haupstromversorgungsknoten 1 über einen Schalttransistor SW1 verbunden. Die Untermasseleitung 4 ist mit einem Hauptmasseknoten 2 über einen Schalttransistor S2 verbunden. Die Schalttransistoren SW1 und SW2 sind jeweils ähnlich in der Gateisolierfilmdicke den MIS-Transistoren PQ und NQ, und sie weisen eine ausreichend große Gatetunnelbarriere auf. Die Schalttransistoren SW1 und SW2 sind ausreichend größer. in der Stromtreiberfähigkeit als die MIS-Transistoren PQ und NQ zum ausreichenden Liefern der Betriebströme zu den CMOS-Inverterschaltungen IV0–IV4 in dem aktiven Zyklus. Somit wiesen die Schalttransistoren SW1 und SW2 ausreichend vergrößerte Kanalbreiten auf.
Die Schalttransistoren SW1 und SW2 werden selektiv ein- und ausgeschaltet als Reaktion auf Steuertaktsignale /Φ. Steuertaktsignale Φ und /Φ schalten die Schalttransistoren SW1 bzw. SW2 in dem aktiven Zyklus ein, in dem die CMOS-Inverterschaltungen IV0–IV4 tatsächlich tätig sind. In dem Bereitschaftszyklus, in dem sich die CMOS-Inverterschaltungen IV0–IV4 in einem Bereitschaftszustand befinden, schalten die Steuertaktsignale Φ und /Φ die Schalttransistoren SW1 bzw. SW2 ab.
Es wird bezug genommen auf 1A, die Steuersignale Φ und /Φ sind auf dem H- und L-Pegel in dem aktiven Zyklus, wie in dem Signalwellenformdiagramm von 1B gezeigt ist, und die Schalttransistoren SW1 und SW2 werden zum Verbinden des Stromversorgungsknotens (Hauptstromversorgungsleitung 1) mit der Unterstromversorgungsleitung 3 bzw. der Untermasseleitung 4 mit dem Hauptmasseknoten 2 eingeschaltet. Die Schalttransisto ren SW1 und SW2 haben ausreichend große Stromversorgungsfähigkeiten. Jede der CMOS-Inverterschaltungen IV0–IV4 enthält als ihre Komponenten MIS-Transistoren PQ und NQ, die jeweils einen Gateisolierfilm einer ausreichend verringerten Dicke aufweisen. Die MIS-Transistoren PQ und NQ sind entlang der Skalierungsregel gemäß der Betriebsstromversorgungsspannung VCC miniaturisiert und können schnell tätig sein.
In dem Bereitschaftszustand sind, wie in 1B gezeigt ist, die Steuersignale Φ und /Φ auf dem L- bzw. H-Pegel, und die Schalttransistoren SW1 und SW2 sind ausgeschaltet. Der Schalttransistor SW1 empfängt das Steuertaktsignal Φ auf dem Pegel der Stromversorgungsspannung Vcc an seinem Gate. Der Schalttransistor SW2 empfängt das Steuertaktsignal Φ auf dem Massespannungspegel an seinem Gate. Daher sind die Schalttransistoren SW1 und SW2 in einem Verarmungszustand, in dem sich eine Verarmungsschicht in einen Kanalbereich eines jeden der Schalttransistoren SW1 und SW2 erstreckt, so daß eine verringerte Spannung an eine Gatekapazität eines jeden der Schalttransistoren SW1 und SW2 angelegt ist. Dieses ist so, da eine Verarmungsschichtkapazität in Reihe mit der Gatekapazität geschaltet ist, und eine Spannung zwischen der Gateelektrode und dem Substratbereich ist kapazitätsgeteilt durch die Gatekapazität und die Verarmungsschichtkapazität.
Folglich fließt kaum ein Tunnelstrom zwischen dem Substratbereich und der Gateelektrode, und ein Gatetunnelstrom fließt kaum in einem Überlappungsbereich, an dem sich der Drainbereich und die Gateelektrode miteinander überlappen. Dieser Strom ist um zwei Größenordnungen kleiner als der Gatetunnelstrom, der zwischen dem Kanalbereich und der Gateelektrode fließt, und die Gatetunnelströme der Schalttransistoren SW1 und SW2 können ausreichend klein in dem Bereitschaftszyklus gemacht werden.
Bei den CMOS-Schaltungen IV0–IV4 sind die MIS-Transistoren PQ und NQ mit der Unterstromversorgungsleitung 3 bzw. der Untermasseleitung 4 verbunden. Ströme, die in diesem Zustand fließen, sind nur Leckströme (Gatetunnelströme und Unterschwellenströme), die durch die Schalttransistoren SW1 und SW2 fließen, als auch Leckströme in den CMOS-Inverterschaltungen IV0–IV4. Der Ausgleich wird zwischen den Spannungspegeln der Unterstromversorgungsleitung 3 und der Untermasseleitung 4 gehalten, wenn der Ausgleich zwischen den Leckströmen gehalten wird, die durch die Schalttransistoren SW1 und SW2 fließen, und den Leckströmen, die durch die CMOS-Inverterschaltungen IV0–IV4 fließen.
In diesem Zustand ist der Schalttransistor SW2 aus, und der Gatetunnelstrom des MIS-Transistors NQ ist ausreichend unterdrückt, selbst wenn ein Gatetunnelstrom durch den MIS-Transistors NQ zu der Untermasseleitung 4 fließt. Entsprechend ist in dem Fall, in dem ein Gatetunnelstrom durch den MIS-Transistor PQ fließt, die Unterstromversorgungsleitung 3 mit dem Hauptstromversorgungsknoten 1 über dem Schalttransistor SW1 verbunden, und der durch den MIS-Transistor PQ fließende Gatetunnelstrom wird ausreichend durch den Schalttransistor SW1 unterdrückt. Dadurch können die Schalttransistoren SW1 und SW2 wirksam den Gatetunnelstromfluß zwischen dem Stromversorgungsknoten 1 und dem Masseknoten 2 abschneiden, und der Stromverbrauch in dem Bereitschaftszustand kann verringert werden.
Im Vergleich mit einer Struktur, bei der die CMOS-Inverterschaltungen IV0–IV4 direkt mit dem Stromversorgungsknoten 1 und dem Masseknoten 2 verbunden sind, können die Schalttransi storen SW1 und SW2, die in dem Bereitschaftszyklus ausgeschaltet sind, ausreichend die Gatetunnelströme unterdrücken.
[Modifikation]
2A zeigt eine Struktur einer Modifikation der ersten Ausführungsform der vorliegenden Erfindung. In der in 2A gezeigten Struktur weist jeder der Gateisolierfilme der MIS-Transistoren PQ und NQ, die in den Inverterschaltungen IV0–IV4 enthalten sind, eine Dicke Tox1 entsprechend einer Siliciumoxidfilmdicke von 3 nm auf. Ein Schalttransistor SW3, der zwischen den Stromversorgungsknoten 1 und der Unterstromversorgungsleitung 3 verbunden ist, weist eine Gateisolierfilmdicke Tox2 auf, die größer als die Dicke Tox1 des Gateisolierfilms der MIS-Transistoren PQ und NQ ist. Ein Schalttransistor SW4, der zwischen der Untermasseleitung 4 und dem Masseknoten 2 verbunden ist, weist entsprechend einen Gateisolierfilm einer Dicke von Tox2 auf. Die Strukturen, die nicht die obigen sind, sind im wesentlichen die gleichen wie jene in 1A gezeigten, und die entsprechenden Abschnitte sind mit den gleichen Bezugszeichen versehen.
Wie in einem Signalwellenformdiagramm von 2B gezeigt ist, nehmen die Steuertaktsignale Φ und /Φ einer inaktiven und aktiven Zustand in Abhängigkeit des aktiven Zyklus und des Bereitschaftszyklus der Inverterschaltungen IV0–IV4 an. Die Schalttransistoren SW3 und SW4 sind aus MIS-Transistoren gebildet. In den Schalttransistoren SW3 und SW4 ist die Dicke Tox des Gateisolierfilms auf die Dicke Tox2 erhöht, und die Gatetunnelbarriere nimmt so zu, daß ein Gatetunnelstrom unterdrückt wird. Wenn die Dicke des Gateisolierfilms zunimmt, nimmt der Absolutwert der Schwellenspannungen der Schalttransistoren SW3 und SW4 so zu, daß Unterschwellenströme (Ausleck ströme) ebenfalls unterdrückt werden. Wenn die Inverterschaltungen IV0–IV4 in einem Bereitschaftszustand sind, werden die Ausleckströme der Schalttransistoren SW3 und SW4 unterdrückt, und dadurch werden die Gatetunnelströme in den Inverterschaltungen IV0–IV4 unterdrückt, da die Gatetunnelströme der Inverter IV0–IV4 von den Ausleckströmen der Schalttransistoren SW3 und SW4 abhängen.
Bei der in 1A und 2A gezeigten Struktur muß eine Steuerschaltung, die die Taktsignale Φ und /Φ erzeugt, eine Komponente mit einem angemessen dicken Gateisolierfilm enthalten. Dieses ist so aus den folgenden Gründen. In den Schalttransistoren SW1–SW4 kann der Gatetunnelstrom fließen, und der Pfad, durch den der Durchgangsstrom aufgrund des Gatetunnelstroms fließt, kann zwischen dem Stromversorgungsknoten und dem Masseknoten gebildet sein. Zum Verhindern des Durchgangsstroms aufgrund des Gatetunnelstroms in der Taktsteuerschaltung muß der MIS-Transistor mit einem dicken Gateisolierfilm in der Taktsteuerschaltung benutzt werden zum Unterdrücken des Durchgangsstroms aufgrund des Gatetunnelstroms.
In der Struktur, in der die Schalttransistoren SW3 und SW4 benutzt werden, wird der Gatetunnelstrom ausreichend aufgrund der dicken Gateisolierfilme davon unterdrückt. Daher ist es möglich, die Dicke des Gateisolierfilms des MOS-Transistors in der Schaltung zum Erzeugen der Steuertaktsignale Φ und /Φ zu verringern.
Gemäß der ersten Ausführungsform der vorliegenden Erfindung, wie oben beschrieben wurde, ist eine CMOS-Schaltung mit einem ausreichend dünnen Gateisolierfilm mit dem Stromversorgungsknoten und dem Masseknoten über die Schalttransistoren verbunden, die in dem Bereitschaftszyklus aus sind. In dem Bereit schaftszyklus sind nur die Ausleckströme der Schalttransistoren eine Stromquelle für den Gatetunnelstrom in der CMOS-Schaltung, und der Gatetunnelstrom kann deutlicher als in dem Fall unterdrückt werden, indem die CMOS-Schaltung direkt mit dem Stromversorgungsknoten und dem Masseknoten verbunden ist.
[Zweite Ausführungsform]
3A zeigt schematisch eine Struktur einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung. In 3 sind vier CMOS-Inverterschaltungen kaskadegeschaltet. Diese CMOS-Inverterschaltungen sind direkt mit dem Stromversorgungsknoten 1 und dem Masseknoten 2 verbunden. Genauer, jeder der P-Kanal-MIS-Transistoren PQ1–PQ4 weist eine Source auf, die mit dem Stromversorgungsknoten 1 verbunden ist, und jeder der N-Kanal-MOS-Transistoren NQ1–NQ4 weist eine Source auf, die mit dem Masseknoten 2 verbunden ist.
Ein Eingangssignal IN wird in dem Bereitschaftszustand auf dem L-Pegel gehalten und wird in dem aktiven Zyklus auf den H-Pegel getrieben, wie in 3B gezeigt ist. Gemäß dem Logikpegel des Eingangssignals IN in dem Bereitschaftszyklus wird die Dicke des Gateisolierfilms auf den großen Wert gesetzt, die Dicke Tox2 in jedem der MIS-Transistoren PQ1, PQ3, NQ2 und NQ4, die in dem Bereitschaftszustand ein sind. In den MIS-Transistoren NQ1, PQ2, NQ3 und PQ4, die in dem Bereitschaftszyklus aus sind, ist die Dicke eines jeden Gateisolierfilms auf die Dicke Tox1 gesetzt. In dem Fall eines Siliciumoxidfilms ist die Dicke Tox1 gleich 3 nm (Nanometer).
In der in 3A gezeigten Struktur weisen die MIS-Transistoren PQ1, NQ2, PQ3 und NQ4, die in dem Bereitschaftszyklus ein sind, eine große Gateisolierfilmdicke auf und sind hoch in der Gatetunnelbarriere, so daß der Gatetunnelstrom in dem Bereitschaftszyklus ausreichend unterdrückt werden kann. In der in 3A gezeigten Struktur ist der P-Kanal-MIS-Transistor (Transistor PQ1 zum Beispiel) gemäß dem Eingangssignal IN in dem Bereitschaftszustand, wie in 4 gezeigt ist. Der Gateisolierfilm des P-Kanal-MIS-Transistors im Einzustand ist jedoch Tox2 in der Dicke, so daß der Gatetunnelstrom It1 ausreichend unterdrückt werden kann. In dem N-Kanal-MIS-Transistors NQ1 fließt der Ausleckstrom Ioff1. Der MIS-Transistor NQ1 ist aus, und der Gatetunnelstrom davon ist ausreichend klein. In dem Bereitschaftszyklus empfängt der MIS-Transistor NQ2 ein Signal auf dem H-Pegel an seinem Gate und wird eingeschaltet. Sein Gateisolierfilm weist jedoch die große Dicke Tox2 auf, und der Gatetunnelstrom It2 in dem MIS-Transistor NQ2 kann ausreichend unterdrückt werden. In diesem Fall fließt nur ein Ausleckstrom Ioff2 durch den MIS-Transistor PQ2.
Durch Erhöhen der Dicke des Gateisolierfilms des MIS-Transistors, der ein in dem Bereitschaftszyklus ist, ist es möglich, ausreichend den Gatetunnelstrom in dem Bereitschaftszustand zu unterdrücken. Indem geeignete Maßnahmen gegen den Ausleckstrom unternommen werden, kann der Stromverbrauch in dem Bereitschaftszustand ausreichend unterdrückt werden.
Nach dem Übergang zu dem aktiven Zyklus schalten nur die MIS-Transistoren NQ1, PQ2, NQ3 und PQ4 mit den dünnen Gateisolierfilmen von dem Auszustand in den Einzustand ein, und dieser Übergang von dem Einzustand zu dem Auszustand wird schnell aufgrund der kleinen Dicke Tox1 ihrer Gateisolierfilme und der kleinen Absolutwerte ihrer Schwellenspannungen durchgeführt. Gemäß der Änderung des Eingangssignals IN kann der Zustand des Ausgangssignals schnell auf einen definitiven Zustand getrie ben werden, und jegliches Problem wie Zunahme in der Zugriffszeit tritt nicht auf. In dem Bereitschaftszustand ist das Ausgangssignal einer jeden CMOS-Inverterschaltung in dem definierten Zustand, und solch eine Situation kann verhindert werden, daß der Stromversorgungsknoten und der Masseknoten einer jeden CMOS-Schaltung elektrisch schwebt, so daß das Ausgangssignal einer jeden CMOS-Schaltung auf einem unbestimmten Pegel ist, und das Ausgangssignal in den undefinierten logischen Zustand nach dem Übergang zu dem aktiven Zyklus tritt.
[Dritte Ausführungsform]
5 zeigt eine Struktur einer Halbleitervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung. In 5 sind vier CMOS-Inverterschaltungen angeordnet. Backgates der P-Kanal-MIS-Transistoren PQ1–PQ4 dieser CMOS-Inverterschaltungen sind gemeinsam mit einer N-Wanne 5 verbunden, und die Sources davon sind gemeinsam mit dem Stromversorgungsknoten 1 verbunden. Jeder der N-Kanal-MIS-Transistoren NQ1–NQ4 weist eine Source, die mit dem Masseknoten 2 verbunden ist, und ein Backgate, das mit einer P-Wanne 6 verbunden ist, auf. Eine Wannenspannung VWN auf der N-Wanne 5 und eine Wannenspannung VWP auf der P-Wanne 6 ändert sich mit dem Betriebszyklus.
6 ist ein Signalwellenformdiagramm, das einen Betrieb der in 5 gezeigten Halbleitervorrichtung darstellt. In dem Bereitschaftszustand ist, wie in 6 gezeigt ist, die Spannung VWN, die an die N-Wanne 5 angelegt ist, auf einen Pegel hoher Spannung Vpp gesetzt, und die Spannung VWP, die an die P-Wanne 6 angelegt ist, ist auf einen Pegel negativer Spannung VBB gesetzt. In dem aktiven Zyklus ist die an die N-Wanne 5 angelegte Spannung VWN auf dem Pegel der Stromversorgungsspan nung VCC, und die an die P-Wanne 6 angelegte Spannung VWP ist auf dem Pegel des Massepotentials GND.
Wenn die Backgatevorspannung tiefer in einem MIS-Transistor wird, dehnt sich allgemein die Verarmungsschicht in diesem Substratbereich aus, und der Absolutwert der Schwellenspannung nimmt zu. Wenn sich die Verarmungsschicht ausdehnt, wird das an den Gateisolierfilm angelegte elektrische Feld niedrig, da sich der Kapazitätswert des Gateisolierfilms entsprechend vergrößert, und dadurch wird das an den Gateisolierfilm angelegte elektrische Feld schwach, so daß der Gatetunnelstrom unterdrückt werden kann. Die Vorspannungen des vergrößerten Absolutwertes werden an die N- und P-Wanne 5 und 6 in dem Bereitschaftszustand angelegt zum Vergrößern der Absolutwerte der Schwellenspannungen der MIS-Transistoren PQ1–PQ4 und NQ1–NQ4, so daß die Unterschwellenleckströme (Ausleckströme) dieser Transistoren unterdrückt werden können. Folglich kann sowohl das Unterdrücken des Gatetunnelstromes als auch das Unterdrücken des Ausleckstromes erzielt werden, so daß der Stromverbrauch in dem Bereitschaftszustand deutlich verringert werden kann.
Bei der in 5 gezeigten Struktur sind die CMOS-Inverterschaltungen direkt mit dem Stromversorgungsknoten 1 und dem Masseknoten 2 verbunden, die Logikpegel des entsprechenden Ausgangssignals sind in dem fixierten Zustand, und ein Ausgangssignal OUT kann sich schnell gemäß der Änderung in dem Pegel des Eingangssignals IN nach dem Übergang zu dem aktiven Zyklus ändern. In dem Bereitschaftszustand sind die Backgatevorspannungen (Substratvorspannungen) der MIS-Transistoren PQ1–PQ4 und NQ1–NQ4 gemeinsam vertieft, und die Gatetunnelströme und die Ausleckströme können beide unabhängig von dem Logikpegel des Eingangssignals IN in dem Bereitschaftszustand verringert werden.
7 zeigt schematisch eine Struktur der in 5 gezeigten CMOS-Inverterschaltung. In 7 sind die MIS-Transistoren PQ und NQ der CMOS-Inverterschaltung entsprechend in einer N-Wanne 11 bzw. einer N-Wanne 12 gebildet, die voneinander beabstandet sind und an einer Oberfläche eines P-Halbleitersubstrates 10 gebildet sind. Die N-Wanne 12 empfängt die Stromversorgungsspannung Vcc über einen N-Dotierstoffbereich 12a. Eine P-Wanne 13 ist an der Oberfläche der N-Wanne 12 gebildet. Die P-Wanne 13 dient als ein Substratbereich eines N-Kanal-MIS-Transistors NQ.
P-Dotierstoffbereiche 11a und 11b sind an der Oberfläche der N-Wanne 11 gebildet, wobei ein Raum dazwischen vorgesehen ist, und eine Gateelektrode 11c ist zwischen den Dotierstoffbereichen 11a und 11b gebildet, wobei ein Gateisolierfilm (nicht gezeigt) darunter gelegt ist. Der Gateisolierfilm unter einer Gateelektrode 11c weist eine Dicke auf, die eine Tunnelbarriere ähnlich zu oder kleiner als die Gatetunnelbarriere vorsieht, die durch einen Siliciumoxidfilm einer Dicke von 3 nm vorgesehen wird. Soweit es nicht in der folgenden Beschreibung anders angegeben wird, weist der dünne Gateisolierfilm des MIS-Transistors eine Dicke Tox1 auf, was eine Gatetunnelbarriere ähnlich oder kleiner als die Gatetunnelbarriere vorsieht, die durch den Siliciumoxidfilm von 3 nm in Dicke vorgesehen wird.
Die in der N-Wanne 11 gebildeten Dotierstoffbereiche 11a und 11b als auch die Gateelektrode 11c bilden den P-Kanal-MIS-Transistor PQ.
Ein N-Dotierstoffbereich 11d ist an der Oberfläche der N-Wanne 11 gebildet. Durch den N-Dotierstoffbereich 11d legt eine N-Wannenvorspannungsschaltung 15 eine Wannenvorspannung VWN an die N-Wanne 11 an.
N-Dotierstoffbereiche 13a und 13b sind an der Oberfläche der P-Wanne 13 gebildet, wobei ein Raum dazwischen gelegt ist. Eine Gateelektrode 13c ist auf dem Kanalbereich zwischen den N-Dotierstoffbereichen 13a und 13b gebildet, wobei ein dünner Gateoxidfilm darunter gelegt ist. Die P-Wanne 13, die N-Dotierstoffbereiche 13a und 13b und die Gateelektrode 13c bilden den N-Kanal-MIS-Transistor NQ. Ein P-Dotierstoffbereich 13d ist an der Oberfläche der P-Wanne 13 gebildet. Der P-Dotierstoffbereich 13d empfängt die Wannenvorspannung VWP von der P-Wannenvorspannungsschaltung 20 und legt die empfangene Wannenvorspannung VWP an die P-Wanne 13 an.
Die Dotierstoffbereiche 11b und 13b sind mit einem Ausgangsknoten verbunden, der ein Ausgangssignal OUTa erzeugt, und die Dotierstoffbereiche 11a und 13a werden mit der Stromversorgungsspannung Vcc und der Massespannung Vss (= GND) beliefert. Die Gateelektroden 11c und 13c empfangen gemeinsam ein Eingangssignal INa.
Die Vorspannungen der N- und P-Wannen 11 und 13 werden in Abhängigkeit des Bereitschaftszyklus und des aktiven Zyklus geschaltet. In dem Bereitschaftszyklus wird die N-Wanne 11 auf den Pegel der hohen Spannung Vpp gesetzt, ein PN-Übergang zwischen der N-Wanne 11 und den Dotierstoffbereichen 11a und 11b nimmt einen tiefen umgekehrten Vorspannungszustand an, und die Verarmungsschicht expandiert sich in die N-Wanne 11. Entsprechend nimmt durch Anlegen einer negativen Spannung VBB an die P-Wanne 13 in dem Bereitschaftszustand ein PN-Übergang zwi schen der P-Wanne 13 und den N-Dotierstoffbereichen 11a und 11b einen tiefen umgekehrten Vorspannungszustand an, und die Verarmungsschicht dehnt sich in die P-Wanne 13 aus.
8A zeigt schematisch eine Verteilung einer Verarmungsschicht DP in dem MIS-Transistor. In 8A ist die Verarmungsschicht DP in den Nachbarschaften eines Sourcebereiches SR und eines Drainbereiches DR gebildet, selbst wenn eine Inversionsschicht in dem Kanalbereich an der Oberfläche des Substratbereichs (Wanne) SUB gebildet wird. Diese Verarmungsschicht, die eine Schicht ist, die keine Träger enthält, wirkt auf ähnliche Weise wie eine Isolierschicht, und eine Verarmungsschichtkapazität Cd wird an der Oberfläche des Substratbereiches SUB gebildet. Daher ist die Verarmungsschichtkapazität Cd in Reihe mit einer Gateisolierfilmkapazität Cg verbunden, die durch einen Gateisolierfilm vorgesehen wird, der zwischen einer Gateelektrode GT und dem Substratbereich SUB angeordnet ist. Folglich sind die Gateisolierfilmkapazität Cg und die Verarmungsschichtkapazität Cd in Reihe verbunden, wie in 8B gezeigt ist, eine Gatespannung Vg und eine Substratspannung Vsub sind kapazitätsgeteilt durch diese Kapazitäten Cg und Cd, das an den Gateisolierfilm angelegte elektrische Feld ist geschwächt, und folglich wird die Gatetunnelbarriere entsprechend hoch. Daher wird durch Vorsehen einer tiefen Spannungsvorspannung in dem Bereitschaftszustand die Dicke des Gateisolierfilms entsprechend vergrößert, und die Höhe der Gatetunnelbarriere wird erhöht.
Obwohl ein Gatetunnelstrom zwischen der Gateelektrode GT und dem Drainbereich DR fließt, ist ihre zugewandte Fläche klein, und dieser Gatetunnelstrom ist ausreichend kleiner als der Gatetunnelstrom, der von/zu dem Kanalbereich fließt. Daher kann der Gatetunnelstrom zuverlässig unterdrückt werden.
9 zeigt schematisch eine Struktur der in 7 gezeigten N-Wannenvorspannungsschaltung 15. In 9 enthält die N-Wannenvorspannungsschaltung 15 eine Vpp-Erzeugerschaltung 15a zum Erzeugen der hohen Spannung Vpp, einen Pegelverschieber 15b zum Verschieben eines Spannungspegels eines internen Betriebsbefehlssignals ΦACT, das den internen Betriebszyklus befiehlt, und einen Multiplexer (MUX) 15c zum Auswählen einer der hohen Spannung Vpp, die von der VPP-Erzeugerschaltung 15a erzeugt ist, und der Stromversorgungsspannung Vcc gemäß einem Schaltsteuersignal ΦMXN, das von dem Pegelverschieber 15b empfangen wird, zum Erzeugen einer N-Wannenvorspannung VWN. Das interne Betriebsbefehlssignal ΦACT ändert sich zwischen der Stromversorgungsspannung Vcc und der Massespannung GND (= Vss). Der Pegelverschieber 15b wandelt das interne Betriebsbefehlssignal ΦACT einer Amplitude der Stromversorgungsspannung Vcc in das Schaltsteuersignal ΦMXN einer Amplitude der hohen Spannung Vpp um. Der Multiplexer 15c kann zuverlässig eine der Stromversorgungsspannung Vcc und der hohen Spannung Vpp wählen, zum Erzeugen der N-Wannenvorspannung VWN als Reaktion auf das Schaltsteuersignal ΦMXN.
Die Vpp-Erzeugerschaltung 15a zum Erzeugen der hohen Spannung Vpp ist aus einer allgemeinen Schaltung gebildet, die eine Ladungspumpentätigkeit eines Kondensators benutzt. Der Pegelverschieber 15b ist aus einer Schaltung gebildet, die zum Beispiel eine gewöhnliche Pegelwandlerschaltung von einem Verriegelungstyp benutzt. Der Multiplexer 15c ist unter Benutzung eines gewöhnlichen Übertragungsgatters zum Beispiel gebildet.
Eine Beziehung des Logikpegels zwischen dem internen Betriebsbefehlssignal ΦACT und dem Schaltsteuersignal ΦMXN wird ungefähr gemäß den Logikpegeln bestimmt, bei denen das interne Be triebsbefehlssignal ΦACT den Bereitschaftszustand bzw. den aktiven Zustand annimmt.
10 zeigt schematisch eine Struktur der in 7 gezeigten P-Wannenvorspannungsschaltung 20. In 10 enthält die P-Wannenvorspannungsschaltung 20 eine VBB-Erzeugerschaltung 20a zum Erzeugen der negativen Spannung VBB, einen Pegelverschieber 20b zum Verschieben des Pegels des internen Betriebsbefehlssignals ΦACT und einen Multiplexer (MUX) 20c zum Auswählen einer der Massespannung GND und der negativen Spannung VBB gemäß dem Schaltsteuersignal ΦMXP, das von dem Pegelverschieber 20b empfangen wird, zum Erzeugen der P-Wannenvorspannung VWP.
Der Pegelverschieber 20b wandelt das interne Betriebsbefehlssignal ΦACT, das sich zwischen der Stromversorgungsspannung Vcc und der Massespannung GND ändert, in das Schaltsteuersignal ΦMXP, das sich zwischen der Stromversorgungsspannung Vcc und der negativen Spannung VBB ändert. Die Beziehung des Logikpegels zwischen dem internen Betriebsbefehlssignal ΦACT und dem Schaltsteuersignal ΦMXN ist ungefähr bestimmt gemäß dem Logikpegel des internen Betriebsbefehlssignals ΦACT in dem Bereitschaftszustand als auch der Struktur des Multiplexers 20c. In dem Bereitschaftszustand wählt der Multiplexer 20c die negative Spannung VBB, die von der VBB-Erzeugerschaltung 20a erzeugt ist, gemäß dem Schaltsteuersignal ΦMXP. In dem aktiven Zyklus wählt der Multiplexer 20c die Massespannung GND gemäß dem Schaltsteuersignal ΦMXP.
Die VBB-Erzeugerschaltung 20a ist aus einer Ladungspumpenschaltung gebildet, die eine Ladungspumpentätigkeit eines Kondensators benutzt. Der Pegelverschieber 20b ist zum Beispiel aus einer Pegelwandlerschaltung eines Verriegelungstypes gebildet.
Bei der in 5 gezeigten Struktur variieren sich sowohl die Spannungen der P- als auch der N-Wanne 6 und 5 gemäß dem Betriebszyklus. Die Vorspannungen von nur der P- und der N-Wanne 6 und 5 können jedoch gemäß dem Betriebszyklus geschaltet werden.
Nur der MOS-Transistor, der in dem Bereitschaftszustand ist, kann an das Vertiefen in der Substratvorspannung angepaßt werden.
[Erste Modifikation]
11 zeigt schematisch eine Struktur einer ersten Modifikation der dritten Ausführungsform der vorliegenden Erfindung. In 11 sind vier CMOS-Inverterschaltungen angeordnet. Diese CMOS-Inverterschaltungen enthalten entsprechende P-Kanal-MIS-Transistoren PQ1–PQ4 und entsprechende N-Kanal-MIS-Transistoren NQ1–NQ4. Die MIS-Transistoren PQ1–PQ4 weisen Sources auf, die mit einer Stromversorgungsleitung 21 verbunden sind. Die MIS-Transistoren NQ1–NQ4 weisen Sources auf, die mit einer Masseleitung 23 verbunden sind. Die Stromversorgungsleitung 21 und die Masseleitung 23 sind mit Stromversorgungsschaltkreisen 22 bzw. 24 verbunden. Die Stromversorgungsschaltkreise 22 und 24 ändern die Spannungspegel von Spannungen PV und NV auf der Stromversorgungsleitung 21 bzw. der Masseleitung 23 gemäß dem internen Betriebsbefehlssignal ΦACT.
12 ist ein Signalwellenformdiagramm, das einen Betrieb der in 11 gezeigten Halbleitervorrichtung darstellt. Der Betrieb der in 11 gezeigten Halbleitervorrichtung wird nun unter Bezugnahme auf 12 beschrieben.
In dem Bereitschaftszustand überträgt der Stromversorgungsschaltkreis 22 die Massespannung GND als die Spannung PV auf die Stromversorgungsleitung 21, und der Stromversorgungsschaltkreis 24 überträgt die Stromversorgungsspannung Vcc als die Spannung NV auf die Masseleitung 23. Die MIS-Transistoren PQ1–PQ4 empfangen die Massespannung GND an ihren entsprechenden Sources und werden unabhängig von den entsprechenden Gatespannungen gemacht. Die MIS-Transistoren NQ1–NQ4 empfangen die Stromversorgungsspannung Vcc an ihren entsprechenden Sources und werden unabhängig von den Spannungspegeln an den entsprechenden Gates gemacht. Folglich tritt kaum ein Gatetunnelstrom in den MIS-Transistoren PQ1–PQ4 und NQ1–NQ4 unabhängig von dem Logikpegel des Eingangssignals IN auf.
Wenn der aktive Zyklus startet, überträgt der Stromversorgungsschaltkreis 22 die Stromversorgungsspannung Vcc als die Spannung PV auf die Stromversorgungsleitung 21, und der Stromversorgungsschaltkreis 24 überträgt die Massespannung GND als die Spannung NV auf die Masseleitung 23. In diesem Zustand sind die MIS-Transistoren PQ1–PQ4 und NQ1–NQ4 als die CMOS-Inverterschaltungen tätig, die jeweils die Stromversorgungsspannung Vcc und die Massespannung GND als die Betriebsstromversorgungsspannungen empfangen, und erzeugen das Ausgangssignal OUT gemäß dem Eingangssignal IN. Alle MIS-Transistoren PQ1–PQ4 und NQ1–NQ4 weisen einen Gateisolierfilm einer kleinen Dicke Tox1 auf und können schnell betrieben werden.
Bei der in 11 gezeigten Struktur empfangen die MIS-Transistoren PQ1–PQ4 als die Quellenspannung die Massespannung in dem Bereitschaftszustand. Dadurch dehnen sich die Verar mungsschichten in den Substratbereichen der MIS-Transistoren PQ1–PQ4 aus zum Verringern der an ihre Gateisolierfilme angelegten elektrischen Felder, so daß die Gatetunnelströme unterdrückt werden können. Folglich kann der Gatetunnelstrom zuverlässig in jedem der MIS-Transistoren PQ1–PQ4 unabhängig von dem Logikpegel des Eingangssignals IN in dem Bereitschaftszustand unterdrückt werden. Bezüglich der MIS-Transistoren NQ1– NQ4, wenn die Source auf dem Pegel der Stromversorgungsspannung Vcc ist, ist Source-Substrat in einem tiefen umgekehrt vorgespannten Zustand, und die Verarmungsschicht dehnt sich aus. Daher kann den an die Gateisolierfilme der MIS-Transistoren NQ1–NQ4 angelegten elektrischen Feldern begegnet werden, und der Gatetunnelstrom kann unterdrückt werden.
In den MIS-Transistoren NQ1–NQ4 und PQ1–PQ4 kann ein Tunnelstrom zwischen dem Gate und dem Drain fließen. Dieser Tunnelstrom zwischen Gate und Drain kann durch Setzen der Spannungen PV und NV auf der Stromversorgungsleitung 21 und der Masseleitung 23 auf die Massespannung GND bzw. die Stromversorgungsspannung Vcc in dem Bereitschaftszyklus unterdrückt werden. Die Absolutwerte der Schwellenspannungen werden ebenfalls in den MIS-Transistoren PQ1–PQ4 und NQ1–NQ4 vergrößert, und der Ausleckstrom wird ebenfalls verringert, so daß der Stromverbrauch in dem Bereitschaftszustand verringert werden kann.
Allgemein wird von einer Vorspannung zwischen dem Gate und der Source nur verlangt, daß sie in einen Rückwärtsvorspannungszustand tiefer als der Vorspannungszustand in dem normalen Betrieb gesetzt wird. Daher ist es möglich, einen Zustand äquivalent zu dem Zustand zu erzielen, in dem die Substratvorspannung in dem normalen Betrieb vertieft ist, und die Verarmungsschicht kann sich ausdehnen, und der Absolutwert der Schwellenspannung kann ebenfalls vergrößert werden. Dadurch können sowohl der Gatetunnelstrom als auch der Ausleckstrom beide verringert werden.
Die Stromversorgungsschaltkreise 22 und 24 müssen nur fähig sein, entweder die Stromversorgungsspannung Vcc oder die Massespannung GND zu der Stromversorgungsleitung 22 bzw. der Masseleitung 23 gemäß dem internen Betriebsbefehlssignal ΦACT zu übertragen.
[Zweite Modifikation]
13 zeigt schematisch eine Struktur einer zweiten Modifikation der dritten Ausführungsform der vorliegenden Erfindung. Bei der in 13 gezeigten Struktur ist ein Stromversorgungsschaltkreis 26 zum Schalten des Spannungspegels auf der Stromversorgungsleitung 21 als Reaktion auf das interne Betriebsbefehlssignal ΦACT für die Stromversorgungsleitung 21 vorgesehen. Ein Stromversorgungsschaltkreis 28 zum Schalten des Spannungspegels auf der Masseleitung 23 gemäß dem internen Betriebsbefehlssignal ΦACT ist für die Masseleitung 23 vorgesehen.
Der Stromversorgungsschaltkreis 26 überträgt eine Spannung V1 niedriger als die Stromversorgungsspannung Vcc auf die Stromversorgungsleitung 21 in dem Bereitschaftszyklus und überträgt die Stromversorgungsspannung Vcc auf die Stromversorgungsleitung 21 in dem aktiven Zyklus (aktiver Zustand). Der Stromschaltkreis 28 überträgt eine Spannung V2 auf die Masseleitung 21 in dem Bereitschaftszyklus (Bereitschaftszustand) und überträgt die Massespannung GND auf die Masseleitung 23 in dem aktiven Zyklus. Strukturen andere als die obigen sind im wesentlichen die gleiche wie jene in 11 gezeigten, und die ent sprechenden Abschnitte sind durch die gleichen Bezugszeichen bezeichnet.
Bei der in 13 gezeigten Struktur ist die Spannung V1 niedriger als die Stromversorgungsspannung Vcc, und die Spannung V2 ist höher als die Massespannung GND. Diese Spannungen V1 und V2 können im Pegel gleich sein.
Bei der Struktur der in 13 gezeigten Halbleitervorrichtung ist die Spannung PV auf der Stromversorgungsleitung 21 die Spannung V niedriger als die Stromversorgungsspannung Vcc, und die Spannung VN auf der Masseleitung 23 ist auf eine Spannung V2 höher als die Massespannung GND in dem Bereitschaftszustand gesetzt, wie durch ein Signalwellenformdiagramm von 14 gezeigt ist. In dem MIS-Transistor erscheint ein Effekt ähnlich zu dem "Substrateffekt", wenn sich die Sourcespannung ändert zum Absenken der Gate-Sourcespannung. Daher dehnt sich die Verarmungsschicht in den Substratbereich (Wellenbereich) aus, wie in 15 gezeigt ist, und ein Effekt ähnlich zu dem vorangehenden Effekt, der durch Ändern des Wannenpotentials erzielt wird, kann erzielt werden.
Selbst wenn folglich die Spannungen V1 und V2 in dem Spannungspegel unterschiedlich von der Massespannung GND bzw. der Stromversorgungsspannung Vcc sind, kann der Gatetunnelstrom durch Verwenden der Spannungen V1 und V2 unterdrückt werden, die die Gate-Sourcespannungen der MIS-Transistoren PQ1–PQ4 und NQ1–NQ4 auf einen tieferen Rückwärtsvorspannungszustand in dem Bereitschaftszyklus als der Vorspannungszustand davon setzen können, der in dem aktiven Zyklus erreicht wird.
Selbst wenn Spannungen V1 und V2 gleich zum Beispiel zu der negativen bzw. hohen Spannung VBB und VPP sind, kann folglich ein ähnlicher Effekt erzielt werden. Die Stromversorgungsschaltkreise 26 und 28 können aus Strukturen ähnlich zu jenen in 9 und 10 gezeigten gebildet sein, die bereits beschrieben worden sind, in welchem Fall geeignete Pegelverschieber in der Abhängigkeit der Polaritäten und der Spannungspegel der Spannungen V1 und V2 verwendet werden können, falls nötig.
Gemäß der dritten Ausführungsform der vorliegenden Erfindung ist, wie hier zuvor beschrieben wurde, der Substrat-PN-Übergang auf einen tieferen umgekehrt vorgespannten Zustand in dem Bereitschaftszustand als in dem aktiven Zyklus gesetzt. In dem Bereitschaftszustand kann sich daher die Verarmungsschicht in den Wannenbereich (Substratbereich) ausdehnen, so daß dem an dem Gateisolierfilm angelegten elektrischen Feld begegnet werden kann, und der Gatetunnelstrom kann unterdrückt werden. Weiter kann die Verarmungsschichtkapazität dem elektrischen Feld begegnen, das nahe dem Drain erzeugt wird, so daß das elektrische Gate/Drainfeld entspannt werden kann, und der Tunnelstrom zwischen dem Gate und dem Drain kann ebenfalls unterdrückt werden.
Weiter dehnt sich die Verarmungsschicht in dem Bereitschaftszustand des MIS-Transistors aus, und der Absolutwert der Schwellenspannung wird entsprechend vergrößert, so daß der Ausleckstrom ebenfalls verringert werden kann.
Durch Benutzen einer sogenannten LDD-(leicht dotiertes Drain) Struktur kann das elektrische Drainfeld entspannt werden, und der Tunnelstrom zwischen dem Gate und dem Drain kann unterdrückt werden.
In 15 wird die Quellenspannung zwischen einer Spannung von V1/V2 und einer Spannung von Vcc/GND geschaltet. Wenn die Spannungen V1 und V2 angelegt werden, dehnt sich die Verarmungsschicht DP in dem Substratbereich SUB aus, da die Rückwärtsvorspannung des PN-Übergangs zwischen dem Sourcebereich SR und dem Substratbereich SUB tief wird, und die Verarmungsschicht DP dehnt sich in beiden Spannungen V1 und V2 aus.
[Vierte Ausführungsform]
16 zeigt schematisch eine Struktur einer Halbleitervorrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung. Für die in 16 gezeigte Struktur ist ein Eingangssignal IN auf einem vorbestimmten L-Pegel in dem Bereitschaftszyklus. In 16 sind vier CMOS-Inverterschaltungen ähnlich zu der dritten Ausführungsform angeordnet. P-Kanal-MIS-Transistoren PQ1 und PQ3, die in dem Bereitschaftszyklus sind, weisen Backgates (Substratbereiche) auf, die in der N-Wanne 5 gebildet sind, die die Vorspannung VWN von der N-Wannenvorspannungsschaltung 15 erhält. N-Kanal-MIS-Transistoren NQ2 und NQ4, die in dem Bereitschaftszyklus sind, weisen Backgates auf, die in der P-Wanne 6 gebildet sind, die die Vorspannung VWP von der P-Wannenvorspannungsschaltung 20 empfängt.
Die MIS-Transistoren PQ2, PQ4, NQ1 und NQ3, die in dem Bereitschaftszyklus aus sind, weisen Backgates auf, die mit entsprechenden Sources verbunden sind. Genauer, die Backgates der MIS-Transistoren PQ2 und PQ4 sind mit dem Stromversorgungsknoten 1 verbunden, und die Sources der MIS-Transistoren NQ1 und NQ3 sind mit dem Masseknoten 2 verbunden. Die N- und P-Wannenvorspannungsschaltungen 15 und 20 weisen Strukturen ähnlich zu denen auf, die in 9 und 10 gezeigt sind. Die MIS-Transi storen PQ1–PQ4 und NQ1–NQ4 weisen Gateisolierfilme auf, die ausreichend klein in der Dicke sind (Tox1).
Ein Betrieb der in 16 gezeigten Halbleitervorrichtung wird nun unter Bezugnahme auf ein Signalwellenformdiagramm von 17 beschrieben.
In dem Bereitschaftszyklus oder Bereitschaftszustand ist das Eingangssignal IN auf dem Massespannungspegel oder auf dem L-Pegel, und die Wannenvorspannung VWN für die N-Wanne 5 ist auf den Pegel der hohen Spannung Vpp gesetzt. Die Wannenvorspannung VWP für die P-Wanne 6 ist auf die negative Spannung VBB gesetzt. Selbst wenn die P-Kanal-MIS-Transistoren PQ1 und PQ3 die Signale auf dem L-Pegel an ihren Gates empfangen, ist die Wannenvorspannung VWN auf dem Pegel der hohen Spannung Vpp, und die Verarmungsschichten in den Kanalbereichen der MIS-Transistoren PQ1 und PQ3 dehnen sich in den Substratbereich (N-Wannenbereich) so aus, daß der Gatetunnelstrom ausreichend unterdrückt ist. In den N-Kanal-MIS-Transistoren NQ2 und NQ4 ist die Wannenvorspannung VWP der P-Wanne 6 auf dem Pegel der negativen Spannung VBB, und die Verarmungsschichten dehnen sich in die Kanalbereiche der MIS-Transistoren NQ2 bzw. NQ4 aus, so daß der Gatetunnelstrom nicht auftritt.
In dem aktiven Zustand ist die Wannenvorspannung VWN an die N-Wanne 5 auf den Pegel der Stromversorgungsspannung Vcc gesetzt, und die Wannenvorspannung VWP der P-Wanne 6 ist auf den Pegel der Massespannung GND gesetzt. Daher empfangen die MIS-Transistoren PQ1–PQ4 die gleiche Backgatevorspannung und sind unter den gleichen Betriebsbedingungen tätig. Die MIS-Transistoren NQ1–NQ4 empfangen ebenfalls die gleiche Backgatevorspannung und sind schnell unter den gleichen Betriebsbedingungen in der aktiven Periode tätig. In dem aktiven Zustand kann daher das Ausgangssignal OUT schnell gemäß dem Eingangssignal IN erzeugt werden.
Bei der in 16 gezeigten Struktur treibt jede der N-Wannenvorspannungsschaltung 15 und P-Wannenvorspannungsschaltung 20 die Wannenbereiche der MIS-Transistoren, die die Hälfte der Zahl ist, wie sie mit der in 5 gezeigten Struktur verglichen ist. Folglich ist die Fläche der zu treibenden wannenbereiche auf die Hälfte verringert, so daß die durch die N- und P-Wannenvorspannungsschaltungen 15 und 20 getriebenen Lasten verringert sind, dadurch wird der Stromverbrauch verringert.
[Erste Modifikation]
18 zeigt schematisch eine Struktur einer ersten Modifikation einer vierten Ausführungsform der vorliegenden Erfindung. In 18 ist das Eingangssignal IN während des Bereitschaftszustandes auf dem L-Pegel. Die Sources der MIS-Transistoren PQ1 und PQ3, die in dem Bereitschaftszustand ein gehalten werden, sind mit der Stromversorgungsleitung 21 verbunden, und die Sources der MIS-Transistoren PQ2 und PQ4, die in dem Bereitschaftszyklus aus gemacht werden, sind mit dem Stromversorgungsknoten 1 verbunden.
Entsprechend sind die Sources der MIS-Transistoren NQ2 und NQ4, die in dem Bereitschaftszustand ein gehalten werden, mit der Masseleitung 23 verbunden. Die Sources der MIS-Transistoren NQ1 und NQ3, die in der Bereitschaft aus gemacht werden, sind mit dem Masseknoten 2 verbunden. Die Stromversorgungsleitung 21 wird mit einer Spannung PV von dem Stromversorgungsschaltungkreis 26 (oder 22) beliefert und die Masseleitung 23 wird mit einer Spannung VN von dem. Stromversor gungsschaltkreis 28 (oder 24) beliefert. Der. Stromversorgungsschaltkreis 26 legt die Spannung V1 (oder Massespannung GND) auf die Stromversorgungsleitung 21 in dem Bereitschaftszyklus an. Der Stromversorgungsschaltkreis 28 legt die Spannung V2 (oder Stromversorgungsspannung Vcc) auf die Masseleitung 23 in dem Bereitschaftszyklus an. In dem aktiven Zyklus liegt der Stromversorgungsschaltkreis 26 (oder 22) die Stromversorgungsspannung Vcc als die Spannung PV an, und der Stromversorgungsschaltkreis 28 (oder 24) legt die Massespannung GND auf die Masseleitung 23 als die Spannung NV an. Die Strukturen der Stromversorgungsschaltkreise 26 (oder 22) und 28 (oder 24) sind die gleichen wie jene in 13 und 11 gezeigten. Die MIS-Transistoren PQ1–PQ4 und NQ1–NQ4 weisen jeweils einen Gateisolierfilm der Dicke Tox1 auf.
Bei der in 18 gezeigten Struktur empfangen in dem Bereitschaftszyklus die MIS-Transistoren PQ1 und PQ3, die sich in dem Bereitschaftszyklus befinden, an ihren Gates die Spannung (Massespannung oder Spannung V1) niedriger als die Stromversorgungsspannung Vcc, die in dem aktiven Zyklus angelegt wird. Daher sind die MIS-Transistoren PQ1 und PQ3 aus (und ihre Verarmungsschichten dehnen sich aus), so daß der Gatetunnelstrom unterdrückt wird. Die MIS-Transistoren NQ2 und NQ4 werden entsprechend an ihren Gates mit der Stromversorgungsspannung oder der Spannung V2 beliefert und sind aus (und ihre Verarmungsschicht dehnt sich aus). Daher können die Gatetunnelströme ausreichend in den MIS-Transistoren NQ2 und NQ4 unterdrückt werden.
In dem aktiven Zyklus liefert der Stromversorgungsschaltkreis 26 (oder 22) die Stromversorgungsspannung Vcc als die Spannung PV an die Stromversorgungsleitung 21, und der Stromversorgungsschaltkreis 28 (oder 24) überträgt die Massespannung GND als die Spannung NV auf die Masseleitung 23. In diesem Zustand sind daher die MIS-Transistoren PQ1–PQ4 und NQ1–NQ4 unter den gleichen Bedingungen tätig und ändern das Ausgangssignal OUT mit hoher Geschwindigkeit gemäß dem Eingangssignal IN.
In 18 ist das Eingangssignal IN in dem Bereitschaftszyklus auf einem vorbestimmten Logikpegel. In diesem Fall weist der MIS-Transistor, der ein sein soll, die Source tief vorgespannt auf, und er ist in den Auszustand versetzt, wodurch der Gatetunnelstrom ausreichend in dem Bereitschaftszustand unterdrückt werden kann.
[Fünfte Ausführungsform]
19 zeigt schematisch eine Struktur einer Halbleitervorrichtung gemäß einer fünften Ausführungsform der vorliegenden Erfindung. In 19 ist eine die Stromversorgungsspannung Vcc empfangende Hauptstromversorgungsleitung 30 mit einer Unterstromversorgungsleitung 32 über einen Schalttransistor Swa verbunden. Als Reaktion auf das Steuertaktsignal Φ ist der Schalttransistor SWa in dem Bereitschaftszyklus aus und ist in dem aktiven Zyklus ein. Eine die Massespannung GND (Vss) empfangende Hauptmasseleitung 34 ist angeordnet und mit einer Untermasseleitung 36 über einen Schalttransistor SWb verbunden. Als Reaktion auf das Steuertaktsignal /Φ ist der Schalttransistor SWb in dem Bereitschaftszyklus aus, und er ist in dem aktiven Zyklus ein ähnlich zu dem Schalttransistor SWa.
Für die hierarchische Stromversorgungsstruktur der Haupt/ Unterstromversorgungsleitungen und Haupt/Untermasseleitungen sind CMOS-Inverterschaltungen, die eine Logikschaltung bilden, angeordnet. Das Eingangssignal IN ist auf einem logischen L-Pegel in dem Bereitschaftszustand fixiert. Das Eingangssignal IN wird von den CMOS-Inverterschaltungen von vier Stufen zum Beispiel empfangen. Diese CMOS-Inverterschaltungen enthalten P-Kanal-MIS-Transistoren PQa, PQd und N-Kanal-MIS-Transistoren NQa–NQd. Die MIS-Transistoren PQa und PQc, die in dem Bereitschaftszustand ein sind, weisen jeweils einen Gateisolierfilm einer großen Dicke von Tox2 auf, und ihre Sources sind mit der Hauptstromversorgungsleitung 30 verbunden. Die MIS-Transistoren PQb und PQd, die in dem Bereitschaftszustand aus sind, weisen jeweils einen Gateisolierfilm einer kleinen Dicke von Tox1 auf, und ihre Sources sind gemeinsam mit der Unterstromversorgungsleitung 32 verbunden.
Entsprechend weisen die MIS-Transistoren NQb und NQd, die in dem Bereitschaftszustand sind, jeweils einen Gateisolierfilm einer Dicke von Tox2 auf, und ihre Sources sind gemeinsam mit der Hauptmasseleitung 34 verbunden. Die MIS-Transistoren NQa und NQc, die in dem Bereitschaftszustand aus sind, weisen jeweils einen Gateisolierfilm einer Dicke von Tox1 auf, und ihre Sources sind gemeinsam mit der Untermasseleitung 36 verbunden.
Die Dicke Tox2 ist größer als die Dicke Tox1. Daher weisen die MIS-Transistoren PQa und PQc höhere Gatetunnelbarrieren als die MIS-Transistoren PQb und PQd auf, und die MIS-Transistoren NQb und NQd weisen höhere Gatetunnelbarrieren als die MIS-Transistoren NQa und NQc auf. Ein Betrieb der in 19 gezeigten Halbleitervorrichtung wird nun unter Bezugnahme auf das Signalwellenformdiagramm von 20 beschrieben.
In dem Bereitschaftszustand (Zyklus) ist das Eingangssignal IN auf dem L-Pegel, das Steuertaktsignal Φ ist auf dem H-Pegel (Pegel der Stromversorgungsspannung Vcc), und das Steuertaktsignal /Φ ist auf dem Pegel der Massespannung GND oder L-Pegel. Folglich sind die Schalttransistoren SWa und SWb aus, die Hauptstromversorgungsleitung 30 ist von der Unterstromversorgungsleitung 32 isoliert, und die Untermasseleitung 36 ist von der Hauptmasseleitung 34 isoliert. In diesem Zustand fließt der Ausleckstrom Ioff von der Hauptstromversorgungsleitung 30 zu der Unterstromversorgungsleitung 32 über den Schalttransistor SWa, und der Ausleckstrom Ioff fließt von der Untermasseleitung 36 zu der Hauptmasseleitung 34 über den Schalttransistor SWb. In den CMOS-Inverterschaltungen sind die MIS-Transistoren PQa, PQc, NQb und NQd ein. Diese MIS-Transistoren PQa, PQc, NQb und NQd in dem Einzustand weisen jedoch die Gateisolierfilme der Dicke von Tox2 auf, so daß der Gatetunnelstrom ausreichend unterdrückt ist. Obwohl die MIS-Transistoren PQb, PQd, Nqa NQc in dem Auszustand die Gateisolierfilme der Dicke von Tox1 aufweisen, sind diese Transistoren in dem Aus-(akkumulierten)Zustand, und die Gatetunnelströme fließen kaum.
In diesen MIS-Transistoren PQb, PQd, NQa und NQc fließen die Ausleckströme zwischen den Drains bzw. den Sources. Diese Ausleckströme werden jedoch durch die Schalttransistoren SWa und SWb unterdrückt, und die Stromversorgungsspannung Vccs auf der Unterstromversorgungsleitung 32 ist etwas niedriger als die Stromversorgungsspannung Vcc wegen des Leckstromes und des leichten Gatetunnelstromes. Weiterhin ist die Spannung Vsss auf der Untermasseleitung 36 höher als die Spannung GND aufgrund des Leckstromes und des Gatetunnelstromes. Diese Spannungen Vccs und Vsss sind in den Spannungspegeln stabilisiert, bei denen ein Ausgleich zwischen dem Ausleckstromfluß und dem Gatetunnelstromfluß hergestellt ist, die durch die Schalttransistoren SWa und SWb als auch die MIS-Transistoren PQa–PQd und NQa–NQd verursacht werden.
Folglich ist die Spannung Vccs auf der Unterstromversorgungsleitung 32 niedriger als die Stromversorgungsspannung Vcc, und die Spannung Vsss auf der Unterstromversorgungsleitung 36 ist höher als die Massespannung GND. Daher weisen die MIS-Transistoren PQb, PQd, NQa und NQc, die in dem Bereitschaftszustand aus sind, ihre Gate-Sourcespannungen in dem umgekehrten Vorspannungszustand auf, und die Ausleckströme zwischen den Sources und den Drains können ausreichend unterdrückt werden. Folglich können sowohl der Gatetunnelstrom als auch der Ausleckstrom zwischen Source und Drain zuverlässig unterdrückt werden, und der Stromverbrauch in dem Bereitschaftszustand kann ausreichend verringert werden.
In der Struktur der in 19 gezeigten Halbleitervorrichtung weisen die MIS-Transistoren PQa, PQc, NQb und NQd, die in dem Bereitschaftszustand (Zyklus) ein sind und dicke Gateisolierfilme aufweisen, ihre Sources mit der Hauptstromversorgungsleitung 30 und der Hauptmasseleitung 34 verbunden auf. Die Ausgangsspannungspegel der entsprechenden CMOS-Inverterschaltungen sind auf den Pegel der Stromversorgungsspannung Vcc oder den Pegel der Massespannung GND fixiert, und der unbestimmte Zustand der Aussignale tritt nicht auf. Bei dem Übergang von dem Bereitschaftszustand zu dem aktiven Zustand können die MIS-Transistoren mit den dünnen Gateisolierfilmen schnell das Ausgangssignal OUT auf den definierten Zustand gemäß der Änderung im Eingangssignal IN treiben, ohne daß ein logisch unstabiler Zustand verursacht wird.
Bei diesem Übergang zu dem aktiven Zyklus sind die Schalttransistoren SWa und SWb ein, und ihre große Stromtreiberfähigkeiten werden zum Liefern des Stromes von der Hauptstromversorgungsleitung 30 zu der Unterstromversorgungsleitung 32 so benutzt, daß die Spannung Vccs schnell zu dem Pegel der Strom versorgungsspannung Vcc zurückkehren kann, während die Hauptmasseleitung 34 mit der Untermasseleitung 36 zum Zurückführen der Spannung Vss schnell zu dem Pegel der Massespannung GND verbunden wird. Daher kann ein schneller Betrieb in dem aktiven Zyklus zum Treiben des Ausgangssignals OUT auf den definierten Zustand gemäß der Änderung im Eingangssignal IN durchgeführt werden.
Die Schalttransistoren SWa und SWb sind im Absolutwert der Schwellenspannungen als auch in der Gatetunnelbarrierenhöhe vergrößert, damit die Ausleckströme und die Gatetunnelströme soweit wie möglich in dem Auszustand verringert werden können. Die Stromtreiberfähigkeit in dem Einzustand ist jedoch ausreichend zum schnellen Treiben der CMOS-Inverterschaltungen erhöht.
21A–21C zeigen als Beispiel die Strukturen der Schalttransistoren SWa und SWb. In 21A ist die Kanaldotierstoffdotierung auf eine hohe Dotierstoffkonzentration durchgeführt, und die Dotierstoffkonzentration des Kanalbereiches zwischen einem Sourcebereich S und einem Drainbereich D ist so vergrößert, daß der Absolutwert Vth der Schwellenspannung vergrößert ist.
Bei der Struktur des in 21B gezeigten Schalttransistors SW (SWa, SWb) weist der Isolierfilm unter einem Gate G eine große Dicke Tox3 auf. Die Gateisolierfilmdicke Tox3 ist größer als die Dicke Tox2. Dadurch kann jeder der Schalttransistoren SWa und SWb die Schwellenspannung eines größeren Absolutwertes und eine vergrößerte Gatetunnelbarrierenhöhe aufweisen.
Wie in 21C gezeigt ist, ist eine an einen Substratbereich (Wannenbereich) angelegte Vorspannung Vbias tiefer als jene der anderen MIS-Transistoren. Ebenfalls ist die Schwellenspannung im Absolutwert vergrößert, und die Gatetunnelbarriere ist in der Höhe vergrößert. Jede der in 21A–21C gezeigten Strukturen kann benutzt werden. Es ist nur notwendig, daß die Schalttransistoren SWa und SWb die Schwellenspannungen eines vergrößerten Absolutwertes Vth zum Unterdrücken des Ausleckstromes und des Gatetunnelstromes dadurch aufweisen.
Nach dem Übergang von dem Bereitschaftszyklus zu dem aktiven Zyklus geht der MIS-Transistor mit dem dünnen Gateisolierfilm schnell von dem Auszustand zu dem Einzustand, und dadurch wird das Ausgangssignal der zugehörigen CMOS-Inverterschaltung geändert. Daher treten Probleme wie eine Zunahme der Zugriffszeit in einer dynamischen Halbleiterspeichervorrichtung (z. B. DRAM) nicht auf.
Gemäß einer fünften Ausführungsform der vorliegenden Erfindung, wie sie oben beschrieben wurde, wird eine hierarchische Stromversorgungsstruktur benutzt, und der MIS-Transistor, der in dem Bereitschaftszustand ein ist, weist einen Gateisolierfilm einer großen Dicke auf, und seine Source ist mit der Hauptstromversorgungsleitung oder der Hauptmasseleitung verbunden. Der MIS-Transistor, der in dem Bereitschaftszustand (Bereitschaftszyklus) aus ist, weist einen Gateisolierfilm einer kleinen Dicke auf, und seine Source ist mit der Unterstromversorgungsleitung oder der Untermasseleitung verbunden. Somit können der Ausleckstrom und der Gatetunnelstrom in dem Bereitschaftszustand ausreichend unterdrückt werden, und der Stromverbrauch in dem Bereitschaftszustand kann verringert werden.
Nach dem Übergang zu dem aktiven Zyklus geht der MIS-Transistor mit dem Gateisolierfilm einer kleinen Dicke von dem Aus zustand zu dem Einzustand über, und der Ausgangssignalspannungspegel einer zugehörigen Schaltung ist in dem fixierten Zustand in dem Bereitschaftszustand. Daher kann das Ausgangssignal schnell zu dem definierten Zustand getrieben werden, ohne daß durch den logisch unbestimmten Zustand gegangen wird, und das Ausgangssignal kann schnell gemäß dem Eingangssignal geändert werden, so daß das schnelle Betriebsmerkmal in dem aktiven Zyklus ausreichend sichergestellt werden kann.
[Sechste Ausführungsform]
22 zeigt schematisch eine Struktur einer Halbleitervorrichtung gemäß einer sechsten Ausführungsform der vorliegenden Erfindung. Die in 22 gezeigten Halbleitervorrichtung be. nutzt entsprechend eine hierarchische Stromversorgungsstruktur und ist mit der Hauptstromversorgungsleitung 30, der Unterstromversorgungsleitung 32, der Untermasseleitung 36 und der Hauptmasseleitung 34 versehen. Indem Spannungen bei diesen hierarchischen Stromversorgungen als die Betriebsstromversorgungsspannungen benutzt werden, bewirkt eine Logikschaltung 40 eine vorbestimmte Verarbeitung des Eingangssignals IN zum Erzeugen des Ausgangssignals OUT.
Das Eingangssignal IN ist in dem Bereitschaftszutand auf dem L-Pegel. In der Logikschaltung 40 weisen daher die MIS-Transistoren PQa und PQc, die in dem Bereitschaftszustand ein sind, die Gateisolierfilme einer großen Dicke (Tox2) auf, und ihre Sources sind mit der Hauptstromversorgungsleitung 30 ähnlich zu der in 19 gezeigten Struktur verbunden.
Die MIS-Transistoren NQb und NQd sind in dem Gateisolierfilm dick, und ihre Sources sind mit der Hauptmasseleitung 34 verbunden. Die MIS-Transistoren PQb und PQd als auch Nqa und NQc, die den Auszustand betreten und Ausleckströme während der Bereitschaftsperiode verursachen können, weisen Gateisolierfilme einer kleinen Dicke Tox1 entsprechend der Dicke von 3 nm des Siliciumoxidfilmes zum Sicherstellen eines schnellen Betriebsmerkmals dieser Transistoren auf. Die Sources der MIS-Transistoren PQb und PQd sind mit der Unterstromversorgungsleitung 32 verbunden, und die Sources der MIS-Transistoren NQa und NQc sind mit der Untermasseleitung 36 verbunden.
Eine Spannungseinstellschaltung 42, deren Struktur später beschrieben wird, erzeugt die Spannungen entsprechend den Spannungen in dem Gleichgewichtszustand der Unterstromversorgungsleitung 32 und der Untermasseleitung 36 in dem Bereitschaftszustand und treibt schnell die Spannungspegel der Unterstromversorgungsleitung 32 und der Untermasseleitung 36 auf den stabilen Zustand nach dem Übergang zu dem Bereitschaftszustand. Nach dem Übergang zu dem aktiven Zyklus wird daher der Spannungspegel der Unterstromversorgungsleitung 32 und der Untermasseleitung 36 daran gehindert, in einen instabilen Zustand zu gehen, der aufgrund einer unzureichenden Periode eines aktiven Zyklus verursacht werden kann. Somit kann der interne Betrieb schnell nach dem Start des aktiven Zyklus gestartet werden.
Wie in 23 gezeigt ist, sind in dem aktiven Zyklus sowohl der Schalttransistor SWa als auch SWb ein, so daß die Spannung Vccs auf der Unterstromversorgungsleitung 32 auf dem Pegel der Stromversorgungsspannung Vcc ist, und die Spannung Vsss auf der Untermasseleitung 36 ist auf dem Pegel der Massespannung Vss.
In 23 sind nach dem Eintritt in den Bereitschaftszustand zu der Zeit T0 die beiden Schalttransistoren SWa und SWb aus geschaltet, und Ausleckströme fließen durch die Schalttransistoren SWa und SWb. In der Logikschaltung 40 wird der Strom auf der Unterstromversorgungsleitung 32 aufgrund der Ausleckströme (und der Tunnelleckströme) der MIS-Transistoren PQb und PQd verbraucht. Daher ändert sich die Spannung Vccs auf der Unterstromversorgungsleitung 32 langsam zu dem Spannungspegel, der einen Ausgleich zwischen dem Leckstrom (Ausleckstrom und Gatetunnelstrom), der von dem Schalttransistor SWa geliefert wird, und den Leckströmen, die durch diese MIS-Transistoren PQb und PQd fließen, hält. Auf der Untermasseleitung 36 nimmt die Spannung Vsss entsprechend den Spannungspegel an, auf dem die durch die MIS-Transistoren NQa und NQc fließenden Leckströme mit dem Leckstrom ausgeglichen sind, der durch den Schalttransistor SWb fließt. Der Übergang der Spannungen Vccs und Vsss zu den Gleichgewichtsspannungen Vce und Vse benötigt eine lange Zeit, da der Übergang durch die Leckströme verursacht wird, und die Spannungen Vccs und Vsss nehmen die Gleichgewichtsspannungen Vce bzw. Vse zu einer Zeit t1 an.
Bei dem Übergang von dem Bereitschaftszyklus zu dem aktiven Zyklus gewinnen die Schalttransistoren SWa und SWb mit der relativ großen Stromtreiberfähigkeit die Spannungen auf der Unterstromversorgungsleitung 32 und der Untermasseleitung 36 zu der Stromversorgungsspannung Vcc bzw. der Massespannung Vss wieder. Wenn jedoch der aktive Zyklus wie der vor der Zeit t1 startet, nachdem der Bereitschaftszyklus betreten ist, sind die Spannung Vccs und Vsss auf der Unterstromversorgungsleitung 32 und der Untermasseleitung 36 im Übergang zu dem aktiven Zyklus auf Spannungspegeln in dem Übergangszustand, und die Startspannungspegel davon nach dem Übergang zu dem aktiven Zyklus sind unterschiedlich. Daher unterscheiden sich die Zeiten, die zum Wiedergewinnen der Spannungspegel der Unterstromversorgungsleitung und der Untermasseleitung notwendig sind, in Abhängigkeit der Spannungspegel der Spannungen Vccs und Vsss. Folglich unterscheiden sich die Zeitperioden, die für die Stabilisierung der Spannungen Vccs und Vsss auf der Unterstromversorgungsleitung 32 und der Untermasseleitung 36 nach dem Übergang zu dem aktiven Zyklus notwendig sind, zum Variieren der Betriebsgeschwindigkeiten der Transistoren der Logikschaltung so, daß eine Fehlfunktion aufgrund der Verschiebung des internen Betriebszeitpunktes auftreten kann.
In Hinblick auf das Obige erzeugt die Spannungseinstellschaltung 42 immer Gleichgewichtsspannungen Vce und Vse, wie in 22 gezeigt ist, und treibt zwangsweise die Spannungen auf der Unterstromversorgungsleitung 32 und der Untermasseleitung 36 auf die Gleichgewichtsspannungen Vce und Vse innerhalb einer kurzen Zeit nach dem Übergang zu dem Bereitschaftszyklus. Dieses verringert eine Zeit Tt, die benötigt wird zum Einstellen der Spannungen Vccs und Vsss auf den Gleichgewichtszustand nach dem Übergang zu dem Bereitschaftszyklus, und die Spannungen Vccs und Vsss werden auf die gleichen Startpotentialpegel zu der Zeit des Übergangs zu dem aktiven Zyklus gesetzt. Daher kann eine Variation der Wiedergewinnungszeit der Stromversorgungsspannung nach dem Übergang zu dem aktiven Zyklus ausgeschlossen werden, so daß genaue und stabile interne Schaltungstätigkeiten sichergestellt werden können.
24 zeigt eine Struktur der in 22 gezeigten Spannungseinstellschaltung 42. In 24 enthält die Spannungseinstellschaltung 42 eine Wiederholungsschaltung 42a, die Gleichgewichtsspannungen Vce und Vse erzeugt, einen Differentialverstärker 42b zum differentiellen Verstärken einer Referenzspannung Vref1 entsprechend der Gleichgewichtsspannung Vce, die von der Wiederholungsschaltung 42a geliefert wird, und einer Spannung auf einem Knoten 42h, einen Differential verstärker 42c zum differentiellen Verstärken einer Referenzspannung Vref2 entsprechend einer Gleichgewichtsspannung Vse, die von der Wiederholungsschaltung 42a geliefert wird, und einer Spannung auf einem Knoten 42i, ein Übertragungsgatter 42d, das in dem Bereitschaftszyklus als Reaktion auf die Steuertaktsignale Φ und /Φ leitend gemacht wird zum Übertragen der Spannung auf dem Knoten 42h auf die Unterstromversorgungsleitung 32, und ein Übertragungsgatter 42e, das in der gleichen Phase wie das Übertragungsgatter 42d als Reaktion auf die Steuertaktsignale Φ und /Φ leitend gemacht wird, zum Übertragen der Spannung auf dem Knoten 42i auf die Untermasseleitung 36.
Der Differentialverstärker 42b verstärkt differentiell die Referenzspannung Vref1 auf dem Ausgangsknoten 42f der Wiederholungsschaltung 42a und der Spannung auf dem Knoten 42h und überträgt das Signal der Differentialverstärkung zu dem Knoten 42h. Folglich wird die Gleichgewichtsspannung Vce auf dem gleichen Strompegel wie die Referenzspannung Vref1 an dem Knoten 42h erzeugt.
Entsprechend verstärkt der Differentialverstärker 42c differentiell die Referenzspannung Vref2 auf dem Ausgangsknoten 42g der Wiederholungsschaltung 42a und der Spannung auf dem Knoten 42i und überträgt das Resultat der Differentialverstärkung auf den Knoten 42i. Folglich nimmt die Spannung auf dem Knoten 42i den gleichen Spannungspegel wie die Referenzspannung Vref2 an, und die Gleichgewichtsspannung Vse wird an dem Knoten 42i erzeugt.
Die Wiederholungsschaltung 42a enthält: einen P-Kanal-MIS-Transistor SW1r, der zwischen dem Stromversorgungsknoten 1 und dem Knoten 42f verbunden ist und dessen Gate mit dem Stromver sorgungsknoten 1 verbunden ist; einen N-Kanal-MIS-Transistor SW2r, der zwischen einen Knoten 42g und den Masseknoten 2 verbunden ist und dessen Gate mit dem Masseknoten 2 verbunden ist; P- und N-Kanal-MIS-Transistoren RP1 und RN1, die in Reihe zwischen den Stromversorgungsknoten 1 und den Knoten 42g verbunden sind und deren Gate jeweils mit dem Masseknoten 2 verbunden ist; und P- und N-Kanal-MIS-Transistoren RP2 und RN2, die in Reihe zwischen den Knoten 42f und den Masseknoten 2 verbunden sind und deren Gates mit den Drains des MIS-Transistors RP1 bzw. RN1 verbunden sind. Die MIS-Transistoren RP1 und RN1 weisen jeweils einen Gateisolierfilm der großen Dicke von Tox2 auf. Die MIS-Transistoren RN1 und RP2 weisen jeweils einen Gateisolierfilm der Dicke von Tox1 auf.
Die Wiederholungsschaltung 42a ist eine Wiederholung der Logikschaltung 40 und der Schalttransistoren SWa und SWb, die in 22 gezeigt sind. Genauer, der MIS-Transistor RP1 stellt die MIS-Transistoren PQa und PQc dar, die in 22 gezeigt sind, und der MIS-Transistor RP2 stellt die MIS-Transistoren PQb und PQd dar, die mit der Unterstromversorgungsleitung 32 verbunden sind, wie in 22 gezeigt ist. Der MIS-Transistor RN1 stellt die MIS-Transistoren NQa und NQc dar, die in 22 gezeigt sind, und der MIS-Transistor RN2 stellt die MIS-Transistoren NQb und NQd dar, die in 22 gezeigt sind. Die MIS-Transistoren SW1r und SW2r stellen die Schalttransistoren SWa und SWb dar, die in 22 gezeigt sind.
In der Wiederholungsschaltung 42a und der in 22 gezeigten Logikschaltung 40 weisen die MIS-Transistoren SW1r und RP2 eine Größen-(Verhältnis von Gatebreite zu Gatelänge)Verhältnis auf, das gleich einem Verhältnis zwischen der Größe des Schalttransistors SWa und der Gesamtgröße der MIS-Transistoren PQb und PQd bestimmt ist. Die Gesamtgröße der MIS-Transistoren PQb und PQd entspricht einem Gesamtwert ihrer Stromtreiberfähigkeiten und stellt eine Summe der Kanalbreiten zu den Kanallängenverhältnissen dar. Entsprechend ist das Größenverhältnis (die Kanalbreite zu Kanallängenverhältnis) des MIS-Transistors SW2r zu dem MIS-Transistor RN1 gleich dem Verhältnis der Größe des Schalttransistors SWb zu der Gesamtgröße (d. h. der gesamten Stromtreiberleistung und mit anderen Worten der Summe der Kanalbreiten zu der Kanallängenverhältnissen) der MIS-Transistoren NQa und NQc gesetzt. Die MIS-Transistoren RP1 und RP2 entsprechen den Strukturen, die durch Verringern der Gesamtgröße der MIS-Transistoren PQa und PQc mit dem Verhältnis der Wiederholungsschaltung 42a gebildet sind. Der MIS-Transistor RN2 entspricht der Struktur, die durch Abwärtsskalieren der Gesamtgröße der MIS-Transistoren NQb und NQd gebildet ist, die in 22 gezeigt sind.
In der Wiederholungsschaltung 42a sind die Größen der entsprechenden Komponenten so bestimmt, daß sie den Stromfluß auf der Unterstromversorgungsleitung 32 und der Untermasseleitung 36 in dem Bereitschaftszustand simulieren. Auf der Grundlage der so bestimmten Größen werden die Komponenten mit einem bestimmten Proportionalsverkleinerungsverhältnis oder Skalierungsrate verkleinert. In dem Bereitschaftszyklus ist das Eingangssignal IN (siehe 22) auf dem L-Pegel, und daher simuliert die Wiederholungsschaltung 42a in 22 den Bereitschaftsstrom, der durch die Logikschaltung 40 fließt, als auch die Spannungen auf der Unterstromversorgungsleitung 32 und der Untermasseleitung 36 in dem Bereitschaftszyklus.
In der Wiederholungsschaltung 42a ist die Spannung Vref1 auf dem Knoten 42f durch eine Summe eines Ausleckstromes Ioffc, der von dem MIS-Transistor SW1r geliefert wird, und eines Gatetunnelstroms, der zwischen dem Gate und dem Drain des MIS- Transistors SW1r fließt, als auch eines Ausleckstroms Ioff1, der durch den MIS-Transistor RP2 fließt, und eines Gatetunnelstroms. Der Gatetunnelstrom zwischen dem Gate und dem Drain des MIS-Transistors SW1r ist viel kleiner als der Ausleckstrom Ioffc, da der MIS-Transistor SW1r aus ist. Daher ist die Spannung Vref1 an dem Knoten 42f ungefähr auf dem Spannungspegel, auf dem der Ausleckstrom Ioffc des MIS-Transistors SW1r mit dem Ausleckstrom Ioff1 des MIS-Transistors RP2 ausgeglichen ist. Genauer, der Spannungspegel der Referenzspannung Vref1 ist gleich solch einem Spannungspegel der Spannung Vccs, daß eine Summe der Ausleckströme, die durch die MIS-Transistoren PQb und PQd der Logikschaltung 40 in 22 fließen, mit dem Ausleckstrom ausgeglichen ist, der durch den Schalttransistor SWa fließt.
Entsprechend wird die Referenzspannung Vref2 auf solch einem Spannungspegel gehalten, daß die Ausleckströme Ioff2 und Ioffs der MIS-Transistoren RN1 und SW2r miteinander ausgeglichen sind, wobei der Gatetunnelstrom des MIS-Transistors SW2r ignoriert ist. Die Ausleckströme Ioff2 und Ioffs entsprechen den Ausleckströmen, die durch die in 22 gezeigten MIS-Transistoren NQa und NQc fließen, und dem Ausleckstrom, der durch den Schalttransistor SWb fließt. Daher ist die Referenzspannung Vref2 auf dem Spannungspegel, bei dem die Spannung Vsss auf der Untermasseleitung 32 in einem Gleichgewichtszustand in dem Bereitschaftszyklus gehalten wird.
Die Differentialverstärker 42b und 42c empfangen die Referenzspannungen Vref1 und Vref2 und erzeugen die Gleichgewichtsspannungen Vce und Vse, die gleich den Referenzspannungen Vref1 bzw. Vref2 sind, auf den internen Knoten 42h und 42i. In dem Bereitschaftszyklus sind die Übertragungsgatter 42d und 42e ein, und daher werden die Unterstromversorgungsleitung 32 und die Untermasseleitung 36 durch die Differentialverstärker 42b bzw. 42c getrieben, so daß die Spannungen auf der Unterstromversorgungsleitung 32 und der Untermasseleitung 36 schnell auf die Spannungspegel der Gleichgewichtsspannungen Vce bzw. Vse getrieben werden.
Zu der Zeit des Übergangs von dem aktiven Zyklus zu dem Bereitschaftszyklus kann daher die Spannungseinstellschaltung 42 schnell die Unterstromversorgungsleitung 32 und die Untermasseleitung 36 auf die Spannungspegel der Gleichgewichtsspannungen Vce und Vse treiben, die in 23 gezeigt sind. Zu der Zeit des Übergangs von dem Bereitschaftszyklus zu dem aktiven Zyklus ist es daher möglich zu verhindern, daß sich die Spannungspegel der Unterstromversorgungsleitung 32 und der Untermasseleitung 36 von dem Ruhezustand ändern, und die internen Schaltungen können genau mit einer schnellen Zeit nach dem Übergang zu dem aktiven Zyklus tätig sein.
Die Spannungseinstellschaltung 42 ist durch die gleichen Herstellungsvorgänge wie die Schalttransistoren SWa und SWb als auch die Logikschaltung 40 hergestellt. Daher kann die Spannungseinstellschaltung 42 auch die Variation und die temperaturabhängige Abweichung in der Stromversorgungsspannung Vcc in bezug auf die tatsächliche Schaltungsanordnung überwachen. Unabhängig von den Variationen der Betriebsumgebung können die Gleichgewichtsspannungen Vce und Vse stabil und genau erzeugt werden, so daß sie auf die Unterstromversorgungsleitung 32 bzw. die Untermasseleitung 36 übertragen werden.
Durch Benutzen der Wiederholungsschaltung 42a ist es auch möglich, zuverlässig die Einflüsse durch den Gatetunnelstrom (Strom zwischen Gate und Drain) zu wiederholen, der durch den MIS-Transistor in dem Auszustand fließt, als auch den Gatetun nelstrom, der durch den MIS-Transistor in dem Einzustand fließt. Daher können die Referenzspannungen Vref1 und Vref2 erzeugt werden, während genau die Einflüsse durch die Leckströme aufgrund der Gatetunnelströme und der Ausleckströme überwacht werden.
[Erste Modifikation]
25A zeigt schematisch eine Struktur einer ersten Modifikation der sechsten Ausführungsform der vorliegenden Erfindung. In 25A ist eine Mehrzahl von Unterstromversorgungsleitungen 32-1 bis 32-n für die Hauptstromversorgungsleitung 30 vorgesehen. Diese Unterstromversorgungsleitungen 32-1 bis 32-n sind mit der Hauptstromversorgungsleitung 30 über Schalttransistoren SWC-1 bis SWC-n verbunden, die aus P-Kanal-MIS-Transistoren gebildet sind.
Für die Hauptmasseleitung 34 sind Untermasseleitungen 36-1 bis 36-n vorgesehen. Die Untermasseleitungen 36-1 bis 36-n sind mit der Hauptmasseleitung 34 über Schalttransistoren SWS-1 bis SWS-n verbunden, die aus N-Kanal-MIS-Transistoren gebildet sind. Eine CMOS-Logikschaltung 40-i ist für die Unterstromversorgungsleitung 32-i und die Untermasseleitung 36-i vorgesehen, wobei i irgendeine von 1,2, ... n ist.
Die Schalttransistoren SWC-1 bis SWC-n und SWS-1 bis SWS-n weisen Größen (Verhältnisse zwischen Kanalbreiten und Kanallängen) auf, die von den Größen der MIS-Transistoren abhängen, die mit den Unterstromversorgungsleitungen 32-1 bis 32-n der entsprechenden CMOS-Logikschaltungen 40-1 bis 40-n verbunden sind, und den Größen der MIS-Transistoren, die mit den Untermasseleitungen 36-1 bis 36-n verbunden sind. In jeder der CMOS-Logikschaltungen 40-1 bis 40-n sind die MIS-Transistoren selektiv mit den Unterstromversorgungsleitungen, den Hauptstromversorgungsleitungen, den Untermasseleitungen und den Hauptmasseleitungen in Abhängigkeit von den Logikpegeln der entsprechenden Eingangssignale IN1 bis INn in dem Bereitschaftszyklus verbunden.
Die Größen der Schalttransistoren SWC-1 bis SWC-n und SWS-1 bis SWS-n werden gemäß den Strukturen der entsprechenden CMOS-Logikschaltungen 40-1 bis 40-n derart eingestellt, daß Spannungen Vccs1 bis Vccsn auf den Unterstromversorgungsleitungen 32-1 bis 32-n in dem Bereitschaftszyklus gleich der Gleichgewichtsspannung Vce werden, und die Spannungen Vss1 bis Vssn auf den Untermasseleitungen 36-1 bis 36-n gleich dem Pegel der gemeinsamen Gleichgewichtsspannung Vse in dem Bereitschaftszyklus werden.
In 25B sind die Unterstromversorgungsleitungen 32-1 bis 32-n auf dem Pegel der Gleichgewichtsspannung Vce und dem Pegel der Spannung Vcc im aktiven Zyklus. Die Spannungen Vss1 bis Vssn auf den Untermasseleitungen 36-1 bis 36-n sind gleich der Massespannung Vss in dem aktiven Zyklus. Nach Eintritt in den Bereitschaftszyklus nehmen das Steuertaktsignal Φ und das komplementäre Steuertaktsignal /Φ den H- bzw. L-Pegel an, und die Schalttransistoren SWC-1 bis SWC-n und SWS-1 bis SWS-n werden ausgeschaltet. In diesem Zustand erreichen alle Spannungen auf den Unterstromversorgungsleitungen 32-1 bis 32-n und alle Spannungen auf den Untermasseleitungen 36-1 bis 36-n die gemeinsamen Gleichgewichtsspannungen Vce bzw. Vse aufgrund der Gatetunnelströme und der Ausleckströme.
Zu der Zeit des Übergangs von dem Bereitschaftszyklus zu dem aktiven Zyklus sind die Spannungen auf den Unterstromversorgungsleitungen 32-1 bis 32-n und den Untermasseleitungen 36-1 bis 36-n alle auf den gleichen Pegeln. Selbst wenn diese CMOS-Logikschaltungen 40-1 bis 40-n zu dem gleichen Zeitpunkt in dem aktiven Zyklus tätig sind, sind die Wiedergewinnungszeitperioden für die Stromversorgungsspannung und die Massespannung in den CMOS-Logikschaltungen 40-1 bis 40-n gleichförmig, so daß es möglich ist, eine Fehlfunktion aufgrund einer Zeitpunktsfehlanpassung zu verhindern, die durch unstabile Signale verursacht wird.
26 zeigt als Beispiel eine Struktur einer CMOS-Logikschaltung 40-i (i = 1,2, ..., n), die in 25A gezeigt ist. In 26 enthält die CMOS-Logikschaltung 40-i P-Kanal-MIS-Transistoren PQ1 bis PQ4 und N-Kanal-MIS-Transistoren NQ1 bis NQ4, die in Reihe mit den entsprechenden MIS-Transistoren PQ1 bis PQ4 verbunden sind.
In dem Bereitschaftszyklus ist das Eingangssignal IN auf dem L-Pegel, und die Sources der MIS-Transistoren PQ1 und PQ3 sind mit der Hauptstromversorgungsleitung 30 verbunden. Ebenfalls sind die Sources der MIS-Transistoren PQ2 und PQ4 mit der Unterstromversorgungsleitung 32-i verbunden. Entsprechend sind die Sources der MIS-Transistoren NQ1 und NQ3 mit der Untermasseleitung 36-i verbunden, und die Sources der MIS-Transistoren NQ2 und NQ4 sind mit der Hauptmasseleitung 34 verbunden. Die MIS-Transistoren NQ1, NQ3, PQ2 und PQ4 weisen jeweils einen Gateisolierfilm einer kleinen Dicke Tox1 auf, da diese Transistoren in dem Bereitschaftszyklus aus sind. Die MIS-Transistoren PQ1, PQ3, NQ2 und NQ4, die in dem Bereitschaftszyklus ein sind, weisen einen Gateisolierfilm der großen Dicke Tox2 auf.
Der Schalttransistor SWC-i zwischen der Unterstromversorgungsleitung 32-i und der Hauptstromversorgungsleitung 30 weist ei ne Größe (Verhältnis der Kanalbreite zu der Kanallänge) auf, die derart bestimmt ist, daß der Ausleckstrom und der Gatetunnelstrom davon sich mit dem Leckstrom (d. h. einer Summe des Ausleckstroms und des Gatetunnelstroms), der durch die MIS-Transistoren PQ2 und PQ4 in dem Bereitschaftszyklus fließt, ausgleicht. Ebenfalls weist der Schalttransistor SWS-i eine Größe (Verhältnis der Kanalbreite zu der Kanallänge W/L) auf, die derart bestimmt ist, daß der durch die MIS-Transistoren NQ1 und NQ3 fließende Leckstrom mit dem Ausleckstrom und dem Gatetunnelstrom davon ausgeglichen ist.
In dem Bereitschaftszyklus sind die MIS-Transistoren PQ1 und PQ3 ein. Sie haben jedoch die Gateisolierfilme der Dicke Tox2, und daher sind die Gatetunnelströme darin im wesentlichen unterdrückt. Die MIS-Transistoren PQ2 und PQ4 mit den dünnen Gateisolierfilmen sind in dem Bereitschaftszyklus aus, und die Ausleckströme fließe zwischen den Drains und den Sources, wie durch Pfeile in 26 gezeigt ist, und zur gleichen Zeit fließt der Gatetunnelstrom zwischen dem Gate und der Drain in diesen MIS-Transistoren. Die MIS-Transistoren PQ2 und PQ4 sind jedoch in dem Bereitschaftszyklus aus, und die Gatetunnelströme davon sind extrem klein. In den MIS-Transistoren NQ1 und NQ3 fließt der Gatetunnelstrom von dem Drain zu dem Gate, und der Ausleckstrom fließt zwischen dem Drain und der Source. Die Gatetunnelströme der MIS-Transistoren NQ1 und NQ3 sind im Wert klein, und diese Gatetunnelströme beeinflussen kaum den Strom auf der Untermasseleitung 36-i. Daher können durch Einstellen der Größen der Schalttransistoren SWC-i und SWS-i in Hinblick nur auf die Faktoren der Ausleckströme die Spannungen auf der Unterstromversorgungsleitung 32-i und der Untermasseleitung 36-i in dem Bereitschaftszyklus auf entsprechende vorbestimmte Spannungspegel gesetzt werden. Bei dieser Größeneinstellung wird eine Formel zum Erzielen des Unterschwellenstroms zum Er zielen solch einer Größe des Schalttransistors SWC-i benutzt, daß eine Summe der Ausleckströme der MIS-Transistoren PQ2 und PQ4 gleich dem Ausleckstrom ist, der durch den Schalttransistor SWC-i fließt (und der Spannungspegel der Spannung Vccs in dem Bereitschaftszyklus erreicht den vorbestimmten Gleichgewichtspegel). Die Größe des Schalttransistors SWS-i ist ähnlich zu dem obigen bestimmt.
[Zweite Modifikation]
27 zeigt schematisch eine Struktur einer zweiten Modifikation der sechsten Ausführungsform der vorliegenden Erfindung. In 27 ist eine Spannungseinstellschaltung 52 gemeinsam für das Stromversorgungssystem (Unterstromversorgungsleitungen und Untermasseleitungen) der CMOS-Logikschaltungen 40-1 bis 40-n vorgesehen. Die CMOS-Logikschaltungen 40-1 bis 40-n und die Schalttransistoren SWC-1 bis SWC-n und SWS-1 bis SWS-n weisen die gleiche Strukturen wie jene in 25A gezeigten auf. Daher werden die Größen (Verhältnisse der Kanalbreiten zu den Kanallängen) der Schalttransistoren SWC-1 bis SWC-n derart eingestellt, daß die Spannungen auf den Unterstromversorgungsleitungen 32-1 bis 32-n gleich der Gleichgewichtsspannung Vce in dem Bereitschaftszyklus ist. Auch die Größen der Schalttransistoren SWS-1 bis SWS-n werden derart eingestellt, daß die Spannungen auf den Untermasseleitungen 36-1 bis 36-n gleich der Gleichgewichtsspannung Vse sind. Diese Strukturen sind die gleichen wie jene in 25A gezeigten.
Die Spannungseinstellschaltung 52 ist gemeinsam für die Unterstromversorgungsleitungen 32-1 bis 32-n und die Untermasseleitungen 36-1 bis 36-n vorgesehen. Die Spannungseinstellschaltung 52 enthält eine Wiederholungsschaltung für eine CMOS- Logikschaltung und entsprechend zu Schalttransistoren SWC und SWS und erzeugt Gleichgewichtsspannungen Vce und Vse in dem Bereitschaftszyklus. Die Spannungseinstellschaltung 52 weist die gleiche Struktur wie die in 24 gezeigte auf und erzeugt Gleichgewichtsspannungen Vce und Vse auf der Grundlage des Leckstromes der Wiederholungsschaltung.
Die Ausgangsspannung Vce der Spannungseinstellschaltung 52 wird zu den Unterstromversorgungsleitungen 32-1 bis 32-n über Übertragungsgatter (oder Durchlaßgatter) PX1 bis PXn übertragen, die als Reaktion auf das Steuertaktsignal /Φ in dem Bereitschaftszyklus eingeschaltet werden. Die von der Spannungseinstellschaltung 52 erzeugte Gleichgewichtsspannung Vse wird zu den Untermasseleitungen 36-1 bis 36-n über Übertragungsgatter (oder Durchlaßgatter) NX1 bis NXn übertragen, die als Reaktion auf das Steuertaktsignal Φ in dem Bereitschaftszyklus eingeschaltet werden. In 27 sind die Übertragungsgatter PX1 bis PXn als P-Kanal-MIS-Transistoren dargestellt, und die Übertragungsgatter NX1 bis NXn sind als N-Kanal-MIS-Transistoren dargestellt. Die Übertragungsgatter PX1 bis PXn und NX1 bis NXn können aus CMOS-Durchlaßgattern gebildet sein.
Die Schalttransistoren SWC-1 bis SWC-n weisen Größen auf, die so eingestellt sind, daß sie die gleichen Gleichgewichtsspannungen auf den Unterstromversorgungsleitungen 31-1 bis 31-n in dem Bereitschaftszyklus vorsehen. Auch die Schalttransistoren SWS-1 bis SWS-n weisen Größen auf, die so eingestellt sind, daß sie die gleichen Gleichgewichtsspannungen auf den Untermasseleitungen 36-1 bis 36-n in dem Bereitschaftszyklus vorsehen. Daher sind alle Spannungen, die schließlich auf den Unterstromversorgungsleitungen 32-1 bis 32-n und den Untermasseleitungen 36-1 bis 36-n in dem Bereitschaftszyklus erscheinen, gleich zueinander. In dem Bereitschaftszyklus werden daher die Gleichgewichtsspannungen Vce und Vse, die von der einzelnen Spannungseinstellschaltung 52 geliefert werden, über die Übertragungsgatter PX1 bis PXn zu den entsprechenden Unterstromversorgungsleitungen 32-1 bis 32-n und den Untermasseleitungen 36-1 bis 36-n über die entsprechenden Übertragungsgatter NX1– NXn übertragen. Daher können die Spannungen auf den Unterstromversorgungsleitungen 32-1 bis 32-n schnell auf den Pegel der Gleichgewichtsspannung Vce getrieben werden, und die Spannungen auf den Untermasseleitungen 36-1 bis 36-n werden rasch auf den Pegel der Gleichgewichtsspannung Vse in dem Bereitschaftszyklus getrieben.
Folglich können nach dem Übergang von dem Bereitschaftszyklus zu dem aktiven Zyklus alle Spannungen auf diesen Unterstromversorgungsleitungen 32-1 bis 32-n auf dem gleichen Pegel sein, und alle Spannungen auf den Untermasseleitungen 36-1 bis 36-n können auf dem gleichen Pegel sein. Daher ist es möglich, eine Variation in dem Spannungspegel auf den Unterstromversorgungsleitungen 32-1 bis 32-n als auch eine Variation in dem Spannungspegel auf den Untermasseleitungen 36-1 bis 36-n zu verhindern, die verursacht werden können in Abhängigkeit der Zeitlänge des Bereitschaftszyklus, und die Betriebsstromversorgungsspannungen der CMOS-Logikschaltungen 40-1 bis 40-n können mit einem schnelleren Zeitpunkt nach dem Übergang zu dem aktiven Zyklus stabilisiert werden, und die Stabilität der Betriebe der internen Schaltungen kann sichergestellt werden.
[Dritte Modifikation]
28 zeigt schematisch eine Struktur einer dritten Modifikation der sechsten Ausführungsform der vorliegenden Erfindung. Die in 28 gezeigte Struktur unterscheidet sich von der in 25A gezeigten Struktur in den folgenden Punkten.
Durchlaßgatter CTM1, CTM2, ..., CTMn-1, die in dem Bereitschaftszyklus als Reaktion auf die Steuertaktsignale Φ und /Φ, die von einer Steuertaktsignalerzeugerschaltung 54 angelegt werden, eingeschaltet werden, sind zwischen den Unterstromversorgungsleitungen 32-1 bis 32-n vorgesehen. Für die Untermasseleitungen 36-1 bis 36-n sind Durchlaßgatter STM1, STM2, ..., STMn-1, die in dem Bereitschaftszyklus als Reaktion auf die Steuertaktsignale Φ und /Φ eingeschaltet werden, die von der Steuertaktsignalerzeugerschaltung 54 angelegt werden, angeordnet.
In dem Bereitschaftszyklus verbinden daher diese Durchlaßgatter CTM1 bis CTMn-1 die Unterstromversorgungsleitungen 32-1 bis 32-n miteinander, und die Durchlaßgatter STM1 bis STMn-1 verbinden die Untermasseleitungen 36-1 bis 36-n miteinander. Die Strukturen anders als die obige sind im wesentlichen die gleichen wie jene in 25 gezeigten. Die entsprechenden Abschnitte sind mit den gleichen Bezugszeichen versehen, und die Beschreibung davon wird nicht wiederholt.
Die Steuertaktsignalerzeugerschaltung 54 erzeugt die Steuertaktsignale Φ und /Φ gemäß dem internen Betriebsbefehlssignal ΦACT. In dem Bereitschaftszyklus sind die Gleichgewichtsspannungen auf den Unterstromversorgungsleitungen 32-1 bis 32-n auf dem gleichen Pegel aufgrund der Einstellung der Größen der Schalttransistoren SWC-1 bis SWC-n. Auch die Gleichgewichtsspannungen auf den Untermasseleitungen 36-1 bis 36-n sind auf dem gleichen Pegel in dem Bereitschaftszyklus aufgrund der Einstellung der Größen der Schalttransistoren SW1-1 bis SWS-n. In dem Bereitschaftszyklus verbinden daher die Durchlaßgatter CTM1 bis CTMn-1 die Unterstromversorgungsleitungen 32-1 bis 32-n miteinander, und die Durchlaßgatter STM1 bis STMn-1 verbinden die Untermasseleitungen 36-1 bis 36-n miteinander, wo durch die Spannungen auf den Unterstromversorgungsleitungen 32-1 bis 32-n in dem Bereitschaftszyklus stabil auf dem gleichen Gleichgewichtsspannungspegel gehalten werden kann. Entsprechend können die Spannungen auf den Untermasseleitungen 36-a bis 36-n auf der Gleichgewichtsspannung Vse gehalten werden.
In dem Bereitschaftszyklus sind die Spannungen auf den Unterstromversorgungsleitungen 32-1 bis 32-n zuverlässig auf den gleichen Pegel gesetzt, und die Spannungen auf den Untermasseleitungen 36-1 bis 36-n sind zuverlässig auf den gleichen Pegel gesetzt. Nach dem Übergang von dem Bereitschaftszyklus zu dem aktiven Zyklus können die Spannungswiedergewinnungszeitperioden der entsprechenden Unterstromversorgungsleitungen 32-1. bis 32-n und Untermasseleitungen 36-1 bis 36-n gleich zueinander sein. Daher können die CMOS-Logikschaltungen 40-1 bis 40-n den Betrieb zu dem gleichen Zeitpunkt in dem aktiven Zyklus starten, und die stabile und genaue interne Tätigkeit kann zuverlässig implementiert werden.
Die Spannungen auf den Unterstromversorgungsleitungen 32-1 bis 32-n und den Untermasseleitungen 36-1 bis 36-n können rasch auf dem Gleichgewichtsspannungspegel stabilisiert werden. Wenn diese Gleichgewichtsspannung gehalten wird, sind die Bereitschaftsströme (Ausleckströme und Gatetunnelströme) der CMOS-Logikschaltungen 40-1 bis 40-n minimiert, und der Stromverbrauch kann in einem Bereitschaftszyklus minimiert werden.
[Vierte Modifikation]
29 zeigt schematisch eine Struktur einer vierten Modifikation der sechsten Ausführungsform der vorliegenden Erfindung. Die in 29 gezeigte Struktur unterscheidet sich von der in 28 gezeigten Struktur in den folgenden Punkten. Die von der Spannungseinstellschaltung 52 gelieferten Gleichgewichtsspannungen Vse und Vce werden zu der Untermasseleitung 36-n bzw. der Unterstromversorgungsleitung 32-n in dem Bereitschaftszyklus übertragen. Die Untermasseleitungen 36-1 bis 36-n sind gegenseitig durch die Durchlaßgatter STM1 bis STMn-1 in dem Bereitschaftszyklus verbunden, und die Unterstromversorgungsleitungen 32-1 bis 32-n sind gegenseitig durch die Durchlaßgatter CTM1 bis CTMn-1 in dem Bereitschaftszyklus verbunden. In dem Bereitschaftszyklus werden daher die von der Spannungseinstellschaltung 52 gelieferten Gleichgewichtsspannungen Vse und Vce auf die Untermasseleitungen und die Unterstromversorgungsleitungen übertragen, und folglich können die Spannungen auf den Unterstromversorgungsleitungen 32-1 bis 32-n schnell auf die Gleichgewichtsspannung Vce gesetzt werden, und die Untermasseleitungen 36-1 bis 36-n können rasch auf die Gleichgewichtsspannung Vse getrieben werden.
Die Spannungseinstellschaltung 52 enthält eine Überwachungsschaltung 52A, die eine Wiederholungsschaltung enthält, und Durchlaßgatter 52B und 52C, die auf die Steuertaktsignale Φ und /Φ reagieren, zum Übertragen der Gleichgewichtsspannungen Vse und Vce auf die Untermasseleitung 36-n bzw. die Unterstromversorgungsleitung 32-n. Die Überwachungsschaltung 52a enthält eine Wiederholungsschaltung für die CMOS-Logikschaltungen 40-1 bis 40-n als auch einen Differentialverstärker, und die Struktur davon ist ähnlich zu der in 24 gezeigten. Durch Benutzen der in 20 gezeigten Struktur ist es möglich, solch eine Situation zu verhindern, daß, wenn die Bereitschaftsperiode kurz ist, die Unterstromversorgungsleitungen 32-1 bis 32-n die Spannungen auf verschiedenen Pegeln tragen und die Untermasseleitungen 36-1 bis 36-n die Spannungen auf verschiedenen Pegeln tragen. Zu der Zeit des Übergangs zu dem aktiven Zyklus können die internen Schaltungen stabil den Betrieb bei einem schnelleren Zeitpunkt starten.
Die Unterstromversorgungsleitungen 32-1 bis 32-n und die Untermasseleitungen 36-1 bis 36-n können schnell ihre entsprechenden Gleichgewichtsspannungen erreichen, und die Bereitschaftsströme der CMOS-Logikschaltungen 40-1 bis 40-n können schnell auf den minimalen Wert getrieben werden, so daß der Stromverbrauch in dem Bereitschaftszyklus verringert werden kann.
Gemäß der sechsten Ausführungsform treibt, wie oben beschrieben wurde, die Spannungseinstellschaltung schnell die Unterstromversorgungsleitungen und die Untermasseleitungen auf die Gleichgewichtsspannungen in dem Bereitschaftszyklus, oder sie setzt die Gleichgewichtsspannungen auf den Unterstromversorgungsleitungen und den Untermasseleitungen auf die gleichen Spannungspegel in dem Bereitschaftszustand. Somit ist es möglich, Variationen in der Wiedergewinnungszeit der Betriebsstromversorgungsspannung zu verhindern, die in Abhängigkeit der Länge der Bereitschaftszyklusperiode auftreten können, zur Zeit des Übergangs zu dem aktiven Zyklus, und die interne Schaltung kann stabil und schnell einen Betrieb nach dem Übergang zu dem aktiven Zyklus durchführen.
[Siebte Ausführungsform]
30 zeigt schematisch eine Querschnittsansicht einer CMOS-Inverterschaltung einer SOI-(Silicium auf Isalator)Struktur, die in einer siebten Ausführungsform der vorliegenden Erfindung benutzt wird. In 30 ist der MIS-Transistor der SOI-Struktur an einer Halbleiterschicht auf einem vergrabenen Oxidfilm (Isolierfilm) 61 gebildet, der wiederum an der Ober fläche eines Silicium-(Si)Substrates 60 gebildet ist. N-Dotierstoffbereiche 63a und 63b sind auf dem vergrabenen Oxidfilm 61 gebildet, wobei ein Raum dazwischen gelegt ist. Ein P-Dotierstoffbereich 65 ist zwischen den N-Dotierstoffbereichen 63a und 63b gebildet. Eine Gateelektrode 67 ist auf dem P-Dotierstoffbereich 65 gebildet, wobei ein Gateisolierfilm 69a darunter gelegt ist. Die Dotierstoffbereiche 63a, 63b und 65, der Gateisolierfilm 69a und die Gateelektrode 67 bilden einen N-Kanal-MIS-Transistor. Der P-Dotierstoffbereich 65 wird ein "Körperbereich" genannt und wirkt als Substratbereich des N-Kanal-MIS-Transistors. Der Körperbereich 65 wird mit einer Vorspannung beliefert, wie später beschrieben wird.
Weiter sind voneinander beabstandete P-Dotierstoffbereiche 64a und 64b auf dem vergrabenen Oxidfilm (Isolierfilm) 61 gebildet, und ein N-Dotierstoffbereich 66 ist zwischen den Dotierstoffbereichen 64a und 64b gebildet. Eine Gateelektrode 68 it auf dem N-Dotierstoffbereich 66 gebildet, wobei ein Gateisolierfilm 69b darunter gelegt ist. Ein Isolierfilm 62b zur Elementisolierung, der z. B. aus einem Siliciumoxidfilm gebildet ist, ist zwischen den Dotierstoffbereichen 63b und 64a angeordnet. Isolierfilme 62a und 62c zur Elementisolation, die zum Beispiel aus Siliciumoxidfilmen gebildet sind, sind außerhalb der Dotierstoffbereiche 63a bzw. 64b angeordnet.
Die Dotierstoffbereiche 64a, 64b und 66, der Gateisolierfilm 69b und die Gateelektrode 68 bilden einen P-Kanal-MIS-Transistor. Der Dotierstoffbereich 66 dient als ein Substratbereich dieses P-Kanal-MIS-Transistors und wird ein "Körperbereich" genannt.
Der Transistor der oben beschriebenen SOI-Struktur weist eine kleine Übergangskapazität auf und verursacht keinen Übergangs leckstrom, da der vergrabene Oxidfilm (Isolierfilm) gebildet ist, so daß ein schneller Betrieb und ein verringerter Leckstrom erzielt werden können.
In dem Transistor der oben beschriebenen SOI-Struktur fließt jedoch ein Gatetunnelstrom, wenn die Dicke eines jeden der Gateisolierfilme 69a und 69b auf z. B. 3,0 nm verringert wird.
31A zeigt schematisch ein planares Layout des in 30 gezeigten N-Kanal-MIS-Transistors. In 31 weist die Gateelektrode 67 ein T-förmiges Merkmal auf, und die Dotierstoffbereiche 63a und 63b sind durch den unter der Gateelektrode 67 gebildeten P-Dotierstoffbereich isoliert. Ein stark dotierter P-Dotierstoffbereich 70 ist den N-Dotierstoffbereichen 63a und 63b zugewandt. Der stark dotierte P-Dotierstoffbereich 70 ist mit dem P-Dotierstoffbereich 65 des Körperbereiches verbunden, der unter der Gateelektrode 67 gebildet ist und überträgt eine Vorspannung Vbp.
31B zeigt schematisch Verteilungen einer Verarmungsschicht und einer Inversionsschicht in dem in 31A gezeigten MIS-Transistor. In 31B dienen die Dotierstoffbereiche 63a und 63b als eine Source bzw. eine Drain. In diesem Fall nimmt die Dicke der Inversionsschicht allmählich von dem Dotierstoffbereich 63a des Sourcebereiches zu dem Dotierstoffbereich 63b des Drainbereiches ab. Eine Verarmungsschicht 72 ist unter einer Inversionsschicht 71 gebildet. Die Verarmungsschicht 72 nimmt allmählich in der Dicke ab, während der Abstand von dem Dotierstoffbereich 63a zu einer bestimmten Position zunimmt, aufgrund des Einflusses der von der Gateelektrode 67 angelegten Spannung, und nimmt dann in der Dicke aufgrund des elektrischen Drainfeldes zu, während es sich dem Dotierstoffbereich 63b des Drains nähert. Der Körperbereich, in dem die Verarmungsschicht und die Inversionsschicht mit der Vorspannung Vbp über den Dotierstoffbereich 70 beliefert wird. Durch Anlegen der Vorspannung Vbp an den Körperbereich kann ein sogenannter "Substratschwebeeffekt" verhindert werden, und ein Einfluß durch Restladungen kann verhindert werden. In dem in 31B gezeigten Körperbereich ist die Verarmungsschicht 72 nur in einem Abschnitt des Körperbereichs gebildet. Der MIS-Transistor der in 31A und 31B gezeigten SOI-Struktur wird ein "MIS-Transistor vom Teilverarmungstyp" genannt.
32 zeigt schematisch ein anderes planares Layout des MIS-Transistors der SOI-Struktur. Bei dem in 32 gezeigten Layout sind die Dotierstoffbereiche 63a und 63b voneinander durch einen P-Dotierstoffbereich isoliert, der unter der Gateelektrode 67 gebildet ist. Die Gateelektrode 67 weist einen Gateelektrodenabschnitt, der sich horizontal in 32 erstreckt und den Dotierstoffbereich 63a und einen stark dotierten P-Dotierstoffbereich 73 voneinander isoliert, auf. Ein P-Dotierstoffbereich ist zwischen den Dotierstoffbereichen 73 und 63a und 63b gebildet. Der Dotierstoffbereich 73 ist elektrisch mit einem P-Dotierstoffbereich verbunden, der unter der Gateelektrode 67 gebildet ist, die eine laterale T-förmige Figur aufweist und eine Vorspannung Vbp an den Körperbereich überträgt. Selbst bei der in 32 gezeigten Anordnung kann die Vorspannung Vbp zu dem Körperbereich übertragen werden. Bei dieser in 32 gezeigten Struktur ist entsprechend der MIS-Transistor vom Teilverarmungstyp implementiert.
Ein planares Layout des P-Kanal-MIS-Transistors kann durch Ersetzen des P-Typs und des N-Typs miteinander in den Layouts von 31A und 32 erhalten werden.
Die siebte Ausführungsform benutzt diesen MIS-Transistor des Teilverarmungstyps der SOI-Struktur.
33A zeigt als Beispiel eine Struktur der Halbleitervorrichtung gemäß der siebten Ausführungsform der vorliegenden Erfindung. In 33A ist eine CMOS-Schaltung unter Benutzung von SOI-Transistoren oder eines MIS-Transistors einer SOI-Struktur gebildet. Diese CMOS-Schaltung enthält vier CMOS-Inverter IV1 bis IV4. Die CMOS-Inverter IV1 bis IV4 enthalten P-Kanal-MIS-Transistoren SPQ1 bis SPQ4 und N-Kanal-MIS-Transistoren SNQ1 bis SNQ4, von denen jeder eine SOI-Struktur aufweist. Jeder der MIS-Transistoren SPQ1 bis SPQ4 und SNQ1 bis SNQ4 weist einen Gateisolierfilm einer Dicke Tox auf, die wiederum eine Gatetunnelbarriere ähnlich zu der vorsieht, die durch einen Siliciumoxidfilm von 3 nm in Dicke vorgesehen wird.
Bei dieser Struktur kann ein großer Tunnelstrom durch den MIS-Transistor in dem Einzustand fließen. Zum Verhindern dieses Tunnelstromflusses sind N-Körper-(N-Körper)Bereiche der MIS-Transistoren SPQ1 bis SPQ4 miteinander verbunden, und die Spannung in einem gemeinsamen N-Körperbereich 76 wird gemäß dem Bereitschaftszyklus und dem aktiven Zyklus geschaltet. Bei den MIS-Transistoren SNQ1 bis SNQ4 ist entsprechend der Spannungspegel eines P-Körper-(P-Körper)Bereiches 75 gemäß dem Bereitschaftszyklus und dem aktiven Zyklus geschaltet. Genauer, der N-Körperbereich 76 wird mit einer Vorspannung beliefert, die die MIS-Transistoren SPQ1 bis SPQ4 in dem Bereitschaftzyklus ausschaltet. In dem aktiven Zyklus wird eine flache Vorspannung an den N-Körperbereich 76 der MIS-Transitoren SPQ1 bis SPQ4 zum schnellen Betreiben der MIS-Transistoren SPQ1 bis SPQ4 angelegt.
In den MIS-Transistoren SNQ1 bis SNQ4 wird die Vorspannung an den P-Körperbereich 75 zum Ausschalten der MIS-Transistoren SNQ1 bis SNQ4 in den Bereitschaftszyklus so vertieft, daß der Ausleckstrom und der Gatetunnelstrom verringert werden. In dem aktiven Zyklus wird die Vorspannung an den P-Körperbereich 75 abgesenkt zum schnellen Betreiben der MIS-Transistoren SNQ1 bis SNQ4.
Bei der in 33A gezeigten Struktur braucht der Logikpegel des Eingangssignal IN nicht in dem Bereitschaftszyklus fixiert zu sein. Aufgrund der Vorspannungen an den AT- und P-Körperbereich 76 und 75 werden alle MIS-Transistoren SPQ1 bis SPQ4 und SNQ1 bis SNQ4 ausgeschaltet unabhängig von dem Logikpegel des Eingangssignals IN, so daß sowohl der Gatetunnelstrom als auch der Ausleckstrom verringert werden können.
33B ist ein Signalwellenformdiagramm, das einen Betrieb der in 33A gezeigten Halbleitervorrichtung darstellt. Zuerst wird, wie in 33B gezeigt ist, der N-Körperbereich 76 mit einer hohen Spannung Vpp in dem Bereitschaftszyklus beliefert, und die Schwellenspannungen der MIS-Transistoren SPQ1 bis SPQ4 werden im Absolutwert erhöht, und diese Transistoren SPQ1 bis SPQ4 werden unabhängig von den Pegeln der an ihre Gates angelegten Spannung ausgeschaltet. In dem N-Körperbereich 76 verhindert die hohe Spannung Vpp die Bildung einer Inversionsschicht an einem Übergang zu dem Isolierfilm und verhindert damit einen Gatetunnelstrom, selbst wenn die MIS-Transistoren SPQ1 bis SPQ4 Signale auf dem L-Pegel an ihren Gates empfangen. Höchstens tritt ein Tunnelstrom zwischen dem Gate und dem Drain auf. Dieser Tunnelstrom ist extrem klein und kann vernachlässigt werden. In den N-Kanal-MIS-Transistoren SNQ1 bis SNQ4 wird eine negative Spannung VBB an den P-Körperbereich 75 in dem Bereitschaftszyklus angelegt, und die MIS-Transistoren SNQ1 bis SNQ4 werden ausgeschaltet, so daß der Gatetunnelstrom ausreichend unterdrückt wird.
In dem aktiven Zyklus wird der N-Körperbereich 76 mit der Stromversorgungsspannung Vcc beliefert, und der P-Körperbereich 75 wird mit der Massespannung GND (= Vss) beliefert. In dem MIS-Transistoren SPQ1 bis SPQ4 und SNQ1 bis SNQ4 sind die Backgates und die Sources auf dem gleichen Potential, und jede Schwellenspannung wird so reduziert, daß sie ausreichend klein im Absolutwert ist. Weiter tritt der Substratleckstrom nicht auf, und die Übergangskapazität ist klein aufgrund der Eigenschaften der Transistoren der SOI-Strukturen. Folglich sind diese Transistoren schnell in dem aktiven Zyklus tätig.
[Modifikation]
34A zeigt eine Struktur einer Modifikation der siebten Ausführungsform der vorliegenden Erfindung. In der in 34A gezeigten Struktur ist das Eingangssignal IN auf dem L-Pegel in dem Bereitschaftszyklus fixiert. Die MIS-Transistoren SPQ1 und SPQ3, die in dem Bereitschaftszyklus einschalten, weisen ihre Körperbereiche gemeinsam mit dem N-Körperbereich 76 gemäß dem Logikpegel des Eingangssignals IN in dem Bereitschaftszustand verbunden auf. Die MIS-Transistoren SPQ2 und SPQ4, die in dem Bereitschaftszyklus ausgeschaltet sind, weisen ihre Körperbereiche in dem Stromversorgungsknoten derart auf, daß sie auf dem gleichen Spannungspegel wie ihre entsprechenden Sources gehalten werden. Die N-Kanal-MIS-Transistoren SNQ1 bis SNQ4 sind auf ähnliche Weise verbunden. Genauer, die MIS-Transistoren SNQ2 und SNQ4, die in dem Bereitschaftszyklus ausgeschaltet werden, weisen ihre Körperbereiche gemeinsam mit dem P-Körperbereich 75 verbunden auf. Die MIS-Transistoren SNQ1 und SNQ3, die in dem Bereitschaftszyklus ausgeschaltet sind, weisen ihre Körperbereiche mit dem Masseknoten so verbunden auf, daß die Sources und die Körperbereiche davon auf dem gleichen Spannungspegel gehalten werden.
Alle MIS-Transistoren SPQ1 bis SPQ4 und SNQ1 bis SNQ4 weisen die SOI-Strukturen auf, und jeder weist einen Gateisolierfilm mit der kleinen Dicke (Tox) auf. In dem Bereitschaftszyklus wird, wie in 34B gezeigt ist, die hohe Spannung VPP an den N-Körperbereich 76 angelegt, und die negative Spannung VBB wird an den P-Körperbereich 75 angelegt. Obwohl das Eingangssignal IN auf dem L-Pegel ist, schaltet die hohe Spannung Vpp, die an den N-Körperbereich 76 angelegt ist, die MIS-Transistoren SPQ1 und SPQ3 aus, so daß die Gatetunnelströme unterdrückt werden. In den MIS-Transistoren SNQ2 und SNQ4 ist der P-Körperbereich 75 auf dem negativen Spannungspegel, und die MIS-Transistoren SNQ2 und SNQ4 sind aus, so daß die Gatetunnelströme unterdrückt sind.
Wenn folglich der Logikpegel des Eingangssignals IN in dem Bereitschaftszyklus zuvor bekannt ist, muß die Vorspannung der Körperbereiche der MIS-Transistoren, die in dem Bereitschaftszyklus ein sind, nur vertieft werden, wodurch der Gatetunnelstrom unterdrückt werden kann, selbst in dem Fall, in dem die Gateisolierfilme dünn sind.
In dem aktiven Zyklus empfängt der N-Körperbereich 76 die Stromversorgungsspannung Vcc, und der P-Körperbereich 75 empfängt die Massespannung GND (= Vss). Daher erzeugen die MIS-Transistoren SPQ1 bis SPQ4 und SNQ1 bis SNQ4 schnell das Ausgangssignal OUT gemäß dem Eingangssignal IN.
In der siebten Ausführungsform kann die zuvor beschriebene Struktur der in 7 gezeigten Wannenvorspannungsstruktur als die Struktur zum Schalten der Spannungen an den N- und P-Körperbereichen 76 und 75 benutzt werden. In der die MIS-Transistoren der SOI-Struktur benutzenden Halbleitervorrichtung kann die hierarchische Stromversorgungsanordnung ebenfalls zum Verringern des Leckstroms benutzt werden. Da die Transistoren, von denen die Wannenvorspannungen tief sind, die Sources mit der Hauptstromversorgungsleitung oder der Hauptmasseleitung verbunden aufweisen, kann der Spannungspegel an einem internen Knoten in dem fixierten Zustand in dem Bereitschaftszustand gehalten werden, da der Leckstrom durch den Transistor tief in der Wannenvorspannung fließt. Daher kann solch ein Zustand verhindert werden, daß der Logikpegel des Ausgangssignals OUT unstabil zu der Zeit des Übergangs zu dem aktiven Zyklus wird, und der schnelle und genaue Betrieb kann sichergestellt werden.
Gemäß der siebten Ausführungsform der vorliegenden Erfindung wird, wie oben beschrieben wurde, die Vorspannung des Körperbereiches des Transistors mit der SOI-Struktur gemäß dem Betriebszyklus geändert, und daher kann der Gatetunnelstrom unterdrückt werden, selbst wenn der Transistor die SOI-Struktur mit einem dünnen Gateisolierfilm verwendet, und die Halbleitervorrichtung, die mit einem niedrigen Stromverbrauch schnell tätig ist, kann implementiert werden.
[Achte Ausführungsform]
35 zeigt schematisch eine Querschnittsstruktur eines MIS-Transistors mit vergrabenem Kanal, der in der achten Ausführungsform der vorliegenden Erfindung benutzt wird. In 35 enthält der MIS-Transistor mit vergrabenem Kanal Dotierstoffbereiche 81 und 82, die beabstandet voneinander an der Oberfläche eines Substratbereiches 80 gebildet sind, einen dünnen Gateisolierfilm 83, der auf einem Kanalbereich zwischen den Dotierstoffbereichen 81 und 82 gebildet ist, und eine Gateelektrode 84, die auf einem dünnen Gateisolierfilm 83 gebildet ist.
Wenn der MIS-Transistor mit vergrabenem Kanal ein ist, wird ein Kanal (Inversionsschicht) 85 davon in einem Substratbereich gebildet, der ein wenig von der Substratoberfläche beabstandet ist. Auf der Kanalbereichoberfläche erstreckt sich eine Verarmungsschicht 86 von dem Source- zu dem Drainbereich. Unter dem Kanal (Inversionsschicht) 85 ist eine Verarmungsschicht 87 gebildet. Kapazitäten dieser an der Oberfläche gebildeten Verarmungsschichten werden entsprechend zu der Kapazität addiert, die durch den Gateisolierfilm 83 gebildet wird. Daher nimmt die Dicke des Gateisolierfilms für den Gatetunnelstrom entsprechend so zu, daß der Tunnelstrom zwischen der Inversionsschicht 85 und der Gateelektrode 84 unterdrückt werden kann. Daher kann dieser MIS-Transistor mit vergrabenem Kanal als der MIS-Transistor mit einer großen Gatetunnelbarriere benutzt werden. Mit anderen Worten, der vergrabene MIS-Transistor kann anstelle des MIS-Transistors mit einem dicken Gateisolierfilm benutzt werden.
36A und 36B zeigen schematisch Dotierstoffprofile in dem Kanalbereich des N-Kanal-MIS-Transistors. Genauer, 36A zeigt das Kanaldotierstoffkonzentrationsprofil der Struktur, bei der ein polykristallines P⁺-Siliciumgate als die Gateelektrode benutzt wird. Bei der Struktur, die das polykristalline P⁺-Silicium als die Gateelektrode benutzt, ist die Differenz in der Arbeitsfunktion zwischen dem Gate und dem P-Substrat klein, und die Verarmungsschicht wird kaum gebildet. Zum Einstellen der Schwellenspannung wird die Substratoberfläche mit N-Dotierstoffen dotiert, und dann wird ein tieferer Substra tabschnitt stark mit P-Dotierstoffen zum Bilden einer Inversionsschicht dotiert.
Bei dieser Struktur ist daher der Kanalbereich des P-Substratbereichs von dem N-Typ. In dem Einzustand wird die Verarmungsschicht in diesem N-Dotierstoffbereich gebildet, und eine Inversionsschicht wird in dem P-Dotierstoffbereich gebildet. Dieser Inversionsschichtbereich ist der Kanal, und dieser N-Kanal-MIS-Transistor kann als der N-Kanal-MIS-Transistor vom vergrabenen Typ benutzt werden.
36B zeigt ein Dotierstoffkonzentrationsprofil in einem Fall, in dem ein polykristallines N⁺-Siliciumgate in dem N-Kanal-MIS-Transistor benutzt wird. In der Struktur, die das polykristalline N⁺-Siliciumgate benutzt, ist eine große Differenz der Arbeitsfunktion zwischen dem Gate und dem P-Halbleitersubstratbereich vorhanden, und die Verarmungsschicht bildet sich leicht. In diesem Fall wird daher ein stark dotierter P-Dotierstoffbereich in dem Kanalbereich so gebildet, daß die Inversionsschicht gebildet wird. Die Konzentration der P-Dotierstoffe an der Substratoberfläche wird zum Einstellen der Schwellenspannung gesteuert. Der Kanalbereich ist an der Oberfläche des P-Halbleitersubstratbereichs so gebildet, daß der N-Kanal-MIS-Transistor des Oberflächenkanaltyps gebildet wird.
37A zeigt ein Dotierstoffkonzentrationsprofil des Kanalbereichs des P-Kanal-MIS-Transistors, der einen N-Halbleitersubstratbereich benutzt. Ein polykristallines N⁺-Siliciumgate wird als die Gateelektrode benutzt. In der Struktur, bei der das polykristalline N⁺-Silicium als die Gateelektrode benutzt wird, ist eine Differenz in der Arbeitsfunktion zwischen dem Gate und dem N-Halbleitersubstratbereich klein, und die Verar mungsschicht kann sich nicht leicht bilden. Daher werden P-Dotierstoffe in die Kanalbereichoberfläche implantiert zum ermöglichen einer leichten Bildung der Verarmungsschicht und Einstellen der Schwellenspannung, und ein Spitzenkonzentrationsbereich der N-Dotierstoffe wird in einem Bereich tiefer als der Bereich gebildet, der mit den P-Dotierstoffen dotiert ist.
Wenn der MIS-Transistor mit dem polykristallinen N⁺-Siliciumgate ein ist, wirkt der P-Dotierstoffbereich daher als die Verarmungsschicht, und der mit N-Dotierstoffen dotierte Bereich wirkt als die Inversionsschicht. In der in 37A gezeigten Struktur ist daher der P-Kanal-MIS-Transistor des vergrabenen Kanals gebildet.
In 37B ist ein polykristallines P⁺-Siliciumgate an der Oberfläche des N-Halbleitersubstratbereiches gebildet, und in dieser Struktur ist eine große Differenz in der Arbeitsfunktion zwischen der Gateelektrode und dem Substratbereich vorhanden, und daher bildet sich die Verarmungsschicht leicht. Die Kanalbereichoberfläche ist mit N-Dotierstoffen zum Einstellen der Schwellenspannung dotiert, und ein N-Dotierstoffbereich mit einer Spitzenkonzentration zum Bilden der Inversionsschicht ist innerhalb des Kanalbereichs gebildet. In der in 37B gezeigten Struktur wird, wenn der Transistor ein ist, die Inversionsschicht über gesamt den N-Dotierstoffbereich an der Substratoberfläche gebildet. In dem Fall des Benutzens des polykristallinen P⁺-Siliciumgates wird ein P-Kanal-MIS-Transistor des Oberflächenkanaltyps gebildet.
Der Spitzenkonzentrationsbereich in diesem MIS-Transistor des Oberflächenkanaltyps ist an der Tiefe im wesentlichen gleich der Übergangstiefe der Source/Draindiffusionsschichten gebil det und unterdrückt die Zunahme des Kurzkanaleffektes und den Substratvorspannungseffekt.
Folglich können unter Benutzung der MIS-Trarsistoren mit den Dotierstoffkonzentrationsprofilen, wie sie in 36A und 37A gezeigt sind, die MIS-Transistoren des vergrabenen Kanaltyps implementiert werden, und die Gatetunnelströme können unterdrückt werden.
38A zeigt als Beispiel eine Halbleitervorrichtung gemäß einer achten Ausführungsform der vorliegenden Erfindung. Obwohl die in 38A gezeigte Struktur der in 3 gezeigten Struktur entspricht, sind MIS-Transistoren BQ1 bis BQ4 des vergrabenen Kanaltyps verwendet anstelle der MIS-Transistoren mit den Gateisolierfilmen der Dicke von Tox2, wie sie in der in 3 gezeigten Struktur verwendet werden.
Wie in 38B gezeigt ist, ist das Eingangssignal IN in dem Bereitschaftszyklus auf dem L-Pegel, und die MIS-Transistoren, die in dem Bereitschaftszyklus eingeschaltet sind, sind aus MIS-Transistoren BQ1 bis BQ4 des vergrabenen Kanaltyps mit einem Gateisolierfilm einer Dicke Tox1 gebildet. Selbst wenn der Gateisolerfilm eine kleine Dicke Tox1 aufweist, kann die Gatetunnelbarriere groß genug gemacht werden zum Verhindern, daß der Gatetunnelstrom fließt, da die MIS-Transistoren BQ1 bis BQ4 vom vergrabenen Kanaltyp sind, und die Verarmungsschicht wird an der Substratoberfläche in dem Ein-Zustand zum entsprechenden Vorsehen einer großen Gatekapazität zusammen mit dem Gateisolierfilm gebildet.
[Modifikation]
39A zeigt eine Struktur einer Modifikation der achten Ausführungsform der vorliegenden Erfindung. Die in 39A gezeigte Struktur entspricht der in 19 gezeigten Halbleitervorrichtung. Das in 39A gezeigte Eingangssignal IN ist auf dem L-Pegel in dem Bereitschaftszyklus, wie in 39B gezeigt ist. In dieser Struktur werden MIS-Transistoren mit vergrabenem Kanal BQa, BQb, BQc und BQd für die MIS-Transistoren benutzt, die in dem Bereitschaftszyklus ein sind. Diese MIS-Transistoren Bqa bis BQd entsprechen den MIS-Transistoren PQa, NQb, PQc und NQd, die entsprechend in 19 gezeigt sind. Die MIS-Transistoren mit vergrabenem Kanal BQa bis BQd weisen die Gateisolierfilme von Tox1 in der Dicke auf.
Steuertaktsignale Φ und /Φ sind auf dem H- bzw. L-Pegel in dem Bereitschaftszustand, wie in 39B gezeigt ist. Daher sind die Schalttransistoren SWa und SWb in dem Bereitschaftszyklus aus, und die MIS-Transistoren PQb, PQd, NQa und NQc mit den Gateisolierfilmen der Dicke von Tox1 verursachen kaum den Gatetunnelstromfluß und unterdrücken die Ausleckströme.
Die MIS-Transistoren PQa bis PQd des vergrabenen Kanaltyps jeweils mit der Gateisolierfilmdicke Tox1 sind in dem Bereitschaftszyklus ein, aber sie weisen die Gateisolierfilme entsprechend vergrößert aufgrund der Verarmungsschichten auf, die an den Kanalbereichoberflächen gebildet sind, so daß die Gatetunnelströme unterdrückt werden. Folglich können durch Verwenden der MIS-Transistoren BQa bis BQd des vergrabenen Kanaltyps für die entsprechenden MIS-Transistoren, die in dem Bereitschaftszyklus einschalten, die Gatetunnelströme unterdrückt werden, selbst wenn die Gateisolierfilme dünn sind.
Die Stromversorgungsschalttransistoren SWa und SWb können jeweils aus einem MIS-Transistor vom vergrabenen Kanaltyp mit einem dünnen Gateisolierfilm gebildet sein.
Die MIS-Transistoren vom vergrabenen Kanaltyp können auf die MIS-Transistoren angewendet werden, bei denen ein Gatetunnelstrom auftreten kann, wie in der ersten bis siebten Ausführungsform.
Gemäß der achten Ausführungsform der vorliegenden Erfindung werden, wie oben beschrieben wurde, die MIS-Transistoren des vergrabenen Kanaltyps für die entsprechenden MIS-Transistoren benutzt, bei denen ein Gatetunnelstrom auftreten kann, so daß der Gatetunnelstrom zuverlässig unterdrückt werden kann, und der Stromverbrauch der Halbleitervorrichtung in dem Bereitschaftszustand kann verringert werden.
[Neunte Ausführungsform]
40 zeigt schematisch eine Querschnittsstruktur eines N-Kanal-MIS-Transistors, der in einer neunten Ausführungsform der vorliegenden Erfindung benutzt wird. In 40A enthält der N-Kanal-MIS-Transistor N-Dotierstoffbereiche 91a und 91b, die beabstandet voneinander an einer Oberfläche eines P-Halbleitersubstrats 90 gebildet sind, als auch eine Gateelektrode 92, die auf einem Kanalbereich zwischen den Dotierstoffbereichen 91a und 91b mit einem Gateisolierfilm 94 darunter gelegt gebildet ist. Die Gateelektrode 92 ist mit N-Dotierstoff mit einer Konzentration ein wenig kleiner als das dotierte polykristalline N⁺-Siliciumgate in einem normalen MIS-Transistor vom Oberflächenkanaltyp dotiert. Bei der Struktur, die dotiertes polykristallines N-Silicium für die Gatelektrode 92 benutzt, ist eine Inversionsschicht 93 in dem Kanalbereich des P-Substrats 90 gebildet, wenn der MIS-Transistor ein ist.
In diesem Zustand ist die Verarmungsschicht 92a breiter in der Gateelektrode 92 gebildet, die in Kontakt mit dem Gateisolierfilm 94 ist. Das ist so aus dem folgenden Grund. In dem Fall, in dem das N-dotiere polykristalline Silicium für die Gateelektrode 92 benutzt wird, sind die Majoritätsträger weniger, und die Energiebandbiegung tritt zu einem größeren Ausmaße auf, und die Verarmungsschicht ist wahrscheinlicher gebildet im Vergleich mit dem Fall, in dem N⁺-dotiertes polykristallnes Silicium für die Gateelektrode benutzt wird. Die Verarmungsschicht 92A ist ein Bereich, in dem elektrische Ladungen nicht vorhanden sind, und sie dient als ein Isolierfilm. Daher sind der Gateisolierfilm 94 und die breite Verarmungsschicht 92a zwischen die Gateelektrode 92 und die Inversionsschicht 93 so eingefügt, daß der Isolierfilm für den Gatetunnelstrom entsprechend in der Dicke zunimmt und die Gatetunnelbarriere in der Höhe zunimmt. Folglich kann der Gatetunnelstrom durch die Verarmungsschicht 92a selbst in der Struktur mit einem dünnen Gateisolierfilm mit der Dicke Tox1 unterdrückt werden.
40B zeigt schematisch eine Querschnittsstruktur eines P-Kanal-MIS-Transistors, der in der neunten Ausführungsform der vorliegenden Erfindung benutzt wird. In 40B enthält der P-Kanal-MIS-Transistor P-Dotierstoffbereiche 96a und 96b, die voneinander beabstandet an einer Oberfläche eines N-Substrates 95 gebildet sind, und eine Gateelektrode 97, die auf einem Kanalbereich zwischen den Dotierstoffbereichen 96a und 96b mit einem Gateisolierfilm 99 darunter gelegt gebildet ist. Die Gateelektrode 97 ist aus P-dotiertem polykristallinem Silicium gebildet. Dieser MIS-Transistor ist vom Oberflächenkanaltyp.
Die Konzentration der P-Dotierstoffe in der Gateelektrode 97 ist jedoch klein. Daher wird in dem Fall, in dem eine Inversionsschicht 98 in einem Kanalbereich gebildet wird, wenn dieser MIS-Transistor ein ist, eine breitere Verarmungsschicht 97a in der Gateelektrode 97 als ein Resultat von weniger Majoritätsträgern und ein Bandbiegen an dem Isolierfilmübergang gebildet.
Daher sind bei der in 40B gezeigten Struktur ein Gateisolierfilm 99 und die breitere Verarmungsschicht 97a zwischen der Gateelektrode 97 und der Inversionsschicht 98 gebildet, so daß die Dicke des Gateisolierfilms 99 entsprechend vergrößert ist, und der Tunnelstrom kann unterdrückt werden.
Bei dieser neunten Ausführungsform werden die MIS-Transistoren vom Gateverarmungstyp, wie sie in 40A und 40B gezeigt sind, als die MIS-Transistoren mit großen Gatetunnelbarrieren benutzt.
41 zeigt als Beispiel die Struktur der Halbleitervorrichtung gemäß der neunten Ausführungsform der vorliegenden Erfindung. Die Struktur der in 41 gezeigten Halbleitervorrichtung entspricht der Struktur der in 3 gezeigten Halbleitervorrichtung. Die in 41 gezeigte Struktur benutzt MIS-Transistoren GQ1 bis GQ4 des Gateverarmungstyps, von denen jeder einen Gateisolierfilm der Dicke Tox1 aufweist, anstelle der MIS-Transistoren PQ1, PQ3, NQ2 und NQ4 mit dicken Gateisolierfilmen, wie in 3 gezeigt ist. Das Eingangssignal IN ist auf dem L-Pegel in dem Bereitschaftszustand. Daher werden die MIS-Transistoren GQ1 bis GQ4 des Gateverarmungstyps für die MIS-Transistoren benutzt, die ein sind und Gatetunnelströme in dem Bereitschaftszustand verursachen können. Die MIS-Transistoren des Oberflächenkanaltyps jeweils mit einem Gate isolierfilm der Dicke Tox1 werden für die anderen MIS-Transistoren NQ1, PQ2, NQ3 und PQ4 benutzt, die in dem Bereitschaftszustand ein sind. Jeder der MIS-Transistoren GQ1 bis GQ4 des Gateverarmungstyps weist eine breite Verarmungsschicht auf, die sich von dem Übergang zwischen der Gateelektrode und dem Isolierfilm in die Gateelektrode erstreckend gebildet ist, wenn er eingeschaltet ist, und dadurch wird der Gatetunnelstrom unterdrückt. Somit kann der Gatetunnelstrom ausreichend unterdrückt werden, selbst wenn der Gateisolierfilm eine ausreichend kleine Dicke Tox1 aufweist.
[Modifikation]
42 zeigt eine Struktur einer Halbleitereinrichtung einer Modifikation einer neunten Ausführungsform der vorliegenden Erfindung. Die in 42 gezeigte Halbleitervorrichtung entspricht der Halbleitervorrichtung mit der in 19 gezeigten hierarchischen Stromversorgungsstruktur. Bei der in 42 gezeigten Halbleitervorrichtung werden MIS-Transistoren GQa, GQb, GQc und GQd anstelle der MIS-Transistoren PQa, PQc, NQb und NQd benutzt, die in dem Bereitschaftszyklus ein sind. Die anderen Strukturen als die obigen sind im wesentlichen die gleichen, wie jene in 19 gezeigten.
Bei der in 42 gezeigten hierarchischen Stromversorgungsstruktur werden die MIS-Transistoren GQa bis GQd des Gateverarmungstyps für die MIS-Transistoren benutzt, die in dem Bereitschaftszustand ein sind und Tunnelströme darin verursachen können. Daher kann in der in 42 gezeigten Struktur der Gatetunnelstrom in dem Bereitschaftszustand unterdrückt werden, und der durch den MIS-Transistor in dem Auszustand fließende Ausleckstrom kann ebenfalls verringert werden.
Die MIS-Transistoren des Gateverarmungstyps jeweils mit dem Gateisolierfilm der Dicke Tox1 können für die Schalttransistoren SWa und SWb benutzt werden. Die MIS-Transistoren eines anderen Typs mit großen Gatetunnelbarrieren können für die Schalttransistoren benutzt werden.
Der oben beschriebene MIS-Transistor des Gateverarmungstyps kann auf die MIS-Transistoren angewendet werden, die Gatetunnelströme darin verursachen können, in der ersten bis siebten Ausführungsform.
Gemäß der neunten Ausführungsform der vorliegenden Erfindung wird, wie oben beschrieben wurde, der MIS-Transistor des Gateverarmungstyps für den MIS-Transistor benutzt, der in dem Bereitschaftszustand ein ist. Daher kann der Gatetunnelstrom in dem Bereitschaftszustand verringert werden, und dadurch kann der Stromverbrauch in dem Bereitschaftszustand verringert werden.
[Zehnte Ausführungsform]
43 zeigt eine Struktur einer Halbleitervorrichtung gemäß einer zehnten Ausführungsform der vorliegenden Erfindung. In 43 enthält die Halbleitervorrichtung vier CMOS-Inverterschaltungen IVa bis IVd. Die Ausgabe der CMOS-Inverterschaltung IVc wird zu einem Eingang der CMOS-Inverterschaltung IVb zurückgekoppelt. Daher bilden die CMOS-Inverterschaltungen IVb und IVc eine Inverterverriegelung.
Die CMOS-Inverterschaltung IVa enthält P- und N-Kanal-MIS-Transistoren PT1 und NT1, und die CMOS-Inverterschaltung IVd enthält P- und N-Kanal-MIS-Transistoren PT2 und NT2. Jeder der MIS-Transistoren PT1, PT2, NT1 und NT2 weist einen Gateisolierfilm der Dicke Tox1 auf.
Die CMOS-Inverterschaltung IVb enthält P- und N-Kanal-MIS-Transistoren PTR1 und NTR1. Die CMOS-Inverterschaltung IVc enthält P- und N-Kanal-MIS-Transistoren PTR2 und NTR2. Jede der CMOS-Inverterschaltungen IVa–IVd benutzt die Spannung auf dem Stromversorgungsknoten 1 und die Spannung auf dem Masseknoten 2 als ihre Betriebsstromversorgungsspannungen.
Die MIS-Transistoren PTR1, PTR2, NTR1 und NTR2, die in den CMOS-Inverterschaltungen IVb und IVc enthalten sind, weisen größere Gatetunnelbarrieren als die Transistoren in den CMOS-Inverterschaltungen IVa und IVd auf. Diese MIS-Transistoren PTR1, PTR2, NTR1 und NTR2 können MIS-Transistoren mit dicken Gateisolierfilmen sein oder sie können MIS-Transistoren mit tiefen Wannenvorspannungen sein. Weiter können diese MIS-Transistoren PTR1, PTR2, NTR1 und NTR2 vom vergrabenen Kanaltyp oder vom Gateverarmungstyp sein. In der folgenden Beschreibung wird der MIS-Transistor, der eine große Gatetunnelbarriere aufweist, die den Tunnelstrom unterdrückt, als "Tunnelstromverringerter MIS-Transistor" oder "ITR-Transistor" im folgenden bezeichnet. MIS-Transistoren mit dünnen Gateisolierfilmen werden in Schaltungen wie eine Logikschaltung benutzt, die nicht die obige Halbleitervorrichtung ist.
Wie in 43 gezeigt ist, werden ITR-Transistoren PTR1, PTR2, NTR1 und NTR2 in der Verriegelungsschaltung benutzt, und die ITR-Transistoren werden zwischen dem Stromversorgungsknoten 1 und dem Masseknoten 2 so benutzt, daß der Gatetunnelstrom unterdrückt werden kann selbst in solch einem Fall, daß der Logikpegel des Eingangssignals IN sich gemäß dem Betriebszustand ändert und daher die Logikpegel in dem Bereitschafts zustand der Verriegelungssignale der inverter IVb und IVc, die die Verriegelungsschaltung bilden, nicht vorhergesagt werden kann.
[Erste Modifikation]
44 zeigt eine Struktur einer ersten Modifikation der zehnten Ausführungsform der vorliegenden Erfindung. In 44 enthält die Halbleitervorrichtung eine getaktete CMOS-Inverterschaltung zum Verriegeln von Signalen auf Knoten 101a und 101b. Die getaktete CMOS-Inverterschaltung enthält ITR-Transistoren PTR3, NTR3 und NTR4, die in Reihe zwischen dem Stromversorgungsknoten 1 und dem Masseknoten 2 geschaltet sind. Die Gates der ITR-Transistoren PTR3 und NTR3 sind mit dem Knoten 100b verbunden. Der ITR-Transistor NTR4 wird an seinem Gate mit einem Setzsignal SET beliefert.
Die andere CMOS-Inverterschaltung enthält ITR-Transistoren PTR4, NTR5 und NTR6, die in Reihe zwischen den Stromversorgungsknoten 1 und dem Masseknoten 2 geschaltet sind. Die Gates der ITR-Transistoren PTR4 und NTR5 sind mit dem Knoten 100a verbunden, und der ITR-Transistor NTR6 wird mit einem Rücksetzsignal RST an seinem Gate beliefert. Das Ausgangssignal OUT wird von dem Knoten 100b erzeugt.
Die Halbleitervorrichtung enthält weiter Transistoren zum Herstellen von Signalzuständen der Knoten 100a und 100b, und enthält genauer einen P-Kanal-ITR-Transistor PTR5, der als Reaktion auf das Setzsignal SET eingeschaltet wird, zum Übertragen der Spannung auf den Stromversorgungsknoten 1 zu dem Knoten 100a und einen P-Kanal-ITR-Transistor PTR6, der eingeschaltet wird zum Übertragen der Spannung auf dem Stromversorgungsknoten 1 zu dem Knoten 100b, wenn das Rücksetzsignal RST auf dem L-Pegel ist. Die ITR-Transistoren PTR3 bis PTR6 und NTR3 bis NTR6 weisen ausreichend große Gatetunnelbarrieren auf und können die Gatetunnelströme unterdrücken, wie bereits beschrieben wurde. Ein Betrieb der in 44 gezeigten Halbleitervorrichtung wird nun unter Bezugnahme auf ein Signalwellenformdiagramm von 45 beschrieben.
In dem Bereitschaftszustand (Verriegelungszustand) sind sowohl das Setzsignal SET als auch das Rücksetzsignal RST auf dem H-Pegel, und die beiden ITR-Transistoren PTR5 und PTR6 sind aus, während die ITR-Transistoren NTR4 und NTR6 ein sind. Daher werden die Knoten 101a und 101b in dem Setz- oder Rücksetzzustand gehalten. Die MIS-Transistoren NTR4 und NTR6 sind ITR-Transistoren, und die Gatetunnelströme davon sind ausreichend klein selbst in dem Einzustand. Die MIS-Transistoren PTR3, PTR4, NTR3 und NTR5 sind entsprechend ITR-Transistoren, und die Gatetunnelströme davon sind ausreichend klein. Daher werden die Gatetunnelströme ausreichend unterdrückt unabhängig von den Signalspannungspegeln der Knoten 100a und 100b oder unabhängig von dem Signalpegel des Verriegelungssignals der CMOS-Inverterverriegelung.
Wenn das Setzsignal SET auf den L-Pegel fällt, wird der ITR-Transistor PTR5 eingeschaltet, und der ITR-Transistor NTR4 wird ausgeschaltet, so daß der Knoten 100a auf den Stromversorgungsspannungspegel getrieben wird. Der ITR-Transistor PTR6 ist aus. Wenn die Spannung an dem Knoten 100a den H-Pegel annimmt, setzt die aus den ITR-Transistoren PTR4, NTR5 und NTR6 gebildete CMOS-Inverterschaltung den Spannungspegel des Knotens 100b auf den L-Pegel. Wenn das Setzsignal SET den H-Pegel annimmt, werden der Knoten 100a und 100b auf dem H- bzw. L-Pegel gehalten. Daher fällt das Ausgangssignal OUT von dem H-Pegel auf den L-Pegel als Reaktion auf das Fallen des Setzsi gnals SET (d. h. der Zustand ändert sich von dem Rücksetzzustand zu dem Setzzustand).
Wenn das Rücksetzsignal RST auf den L-Pegel unter dem Setzzustand fällt, wird der ITR-Transistor PTR6 eingeschaltet und der ITR-Transistor NTR wird ausgeschaltet. Der Knoten 100b wird auf den H-Pegel so getrieben, daß die ITR-Transistoren PTR4, NTR3 und NTR4 den Knoten 100a auf den L-Pegel treiben. Wenn das Rücksetzsignal RST auf den H-Pegel steigt, werden die Knoten 100a und 100b auf dem L- bzw. H-Pegel gehalten. Daher steigt das Ausgangssignal OUT auf den H-Pegel, wenn das Rücksetzsignal RST auf den L-Pegel fällt.
Wenn die in 44 gezeigte Halbleitervorrichtung zu betreiben ist, werden das Setzsignal SET und das Rücksetzsignal RST auf den L-Pegel oder den Setz- und Rücksetzzustand im Betrieb getrieben. In dem Bereitschaftszustand jedoch, in dem sowohl das Setzsignal SET als auch das Rücksetzsignal RST auf dem H-Pegel gehalten werden, werden die Knoten 100a und 100b auf dem H- und L-Pegel bzw. dem L- und dem H-Pegel gehalten. Selbst in diesem Zustand ist der Gatetunnelstrom ausreichend unterdrückt, da der ITR-Transistor in der CMOS-Inverterverriegelungsschaltung benutzt wird.
Der ITR-Transistor PTR5 zum Setzen und der ITR-Transistor PTR6 zum Rücksetzen sind in dem Bereitschaftszustand aus, und sie werden selektiv nur nach Setzen oder Rücksetzen eingeschaltet. Folglich können die ITR-Transistoren PTR5 und PTR6 aus MIS-Transistoren mit dünnen Gateisolierfilmen gebildet sein.
[Zweite Modifikation]
46 zeigt eine Struktur einer zweiten Modifikation der zehnten Ausführungsform der vorliegenden Erfindung. In 46 bilden die zwischen den Stromversorgungsknoten 1 und den Masseknoten 2 geschalteten P- und N-Kanal-MIS-Transistoren PTR7 und NTR7 eine CMOS-Inverterschaltung. Entsprechend bilden die zwischen den Stromversorgungsknoten 1 und den Masseknoten 2 geschalteten P- und N-Kanal-MIS-Transistoren PTR8 und NTR8 eine andere CMOS-Inverterschaltung. Diese CMOS-Inverterschaltungen bilden eine Verriegelungsschaltung. Die Drains der MIS-Transistoren PTR8 und NTR8 sind mit den Gates der MIS-Transistoren PTR7 und NTR7 verbunden. Die Drains der MIS-Transistoren PTR7 und NTR7 sind mit den Gates der MIS-Transistoren PTR8 und NTR8 verbunden. Die MIS-Transistoren PTR7, PTR8, NTR7 und NTR8 sind aus ITR-Transistoren gebildet. Die Gates der MIS-Transistoren PTR7 und NTR7 sind mit einem Übertragungsgatter XF1 verbunden, das als Reaktion auf Taktsteuersignale ΦX und /ΦX eingeschaltet wird. Der Fluß der Signale über das Übertragungsgatter XF1 hängt von den Stromtreiberfähigkeiten der MIS-Transistoren PTR7, PTR8, NTR7 und NTR8 ab. Wenn die CMOS-Inverterschaltung, die aus MIS-Transistaren PTR8 und NTR8 mit großen Stromtreiberfähigkeiten gebildet ist, werden Signale von der Verriegelungsschaltung über das Übertragungsgatter XF1 ausgegeben. In diesem Fall, in dem die MIS-Transistoren PTR7 und NTR7 große Stromtreiberfähigkeiten aufweisen, wird ein externes Signal an diese Verriegelungsschaltung über das Übertragungsgatter XF1 angelegt.
In dem Bereitschaftszustand sind die Steuertaktsignale ΦX bzw. /ΦX auf dem L- bzw. H-Pegel, das Übertragungsgatter (Durchlaßgatter) XF1 ist aus, und die MIS-Transistoren. PTR7, PTR8, NTR7 und NTR8 sind in dem Verriegelungszustand. In diesem Zustand hängt der Logikpegel des Verriegelungssignals von dem Logikpegel des Signals ab, das in dem letzten aktiven Zyklus angelegt worden war. Die MIS-Transistoren PTR7, PTR8, NTR7 und NTR8 sind alle aus entsprechenden ITR-Transistoren gebildet, und die Gatetunnelströme werden ausreichend unterdrückt unabhängig von dem Logikpegel des Verriegelungssignals.
Bei dem Bereitschaftszustand ist das Übertragungsgatter XF1 aus, und der Gatetunnelstrom tritt kaum auf. Daher tritt ein Problem der Zunahme im Gatetunnelstrom nicht auf, selbst wenn das Übertragungsgatter XF1 aus MIS-Transistoren gebildet ist mit dünnen Gateisolierfilmen.
Gemäß der zehnten Ausführungsform der vorliegenden Erfindung, wie sie oben beschrieben wurde, ist die Verriegelungsschaltung aus den ITR-Transistoren gebildet, und der Gatetunnelstrom kann während des Verriegelungszustands unterdrückt werden.
[Elfte Ausführungsform]
47 zeigt eine Struktur einer Halbleitervorrichtung gemäß einer elften Ausführungsform der vorliegenden Erfindung. In 47 enthält die Halbleitervorrichtung eine aktive Verriegelungsschaltung AL, die aktiv gemacht wird und ein empfangenes Signal in der aktiven Periode verriegelt, und eine Bereitschaftsverriegelungsschaltung SL, die das verriegelte Signal der aktiven Verriegelungsschaltung AL während der Bereitschaftsperiode hält. Die aktive Verriegelungsschaltung AL ist mit einer Logikschaltung über ein Übertragungsgatter XF2 verbunden, das als Reaktion auf die Steuertaktsignale ΦX und /ΦX eingeschaltet wird.
Die aktive Verriegelungsschaltung AL enthält eine CMOS-Inverterschaltung, die aus MIS-Transistoren PQ10 und NQ10 gebildet ist, und eine CMOS-Inverterschaltung, die aus MIS-Transistoren PQ11 und NQ11 gebildet ist. Diese CMOS-Inverterschaltungen sind mit einem Stromversorgungsknoten 101 und einem Masseknoten 102 verbunden. Ein Drainknoten 106a der MIS-Transistoren PQ11 und NQ11 ist mit den Gates der MIS-Transistoren PQ10 und NQ10 verbunden. Das Übertragungsgatter XF2 ist mit den Gates der MIS-Transistoren PQ10 und NQ10 verbunden. Die MIS-Transistoren PQ10, PQ11, NQ10 und NQ11 weisen jeweils einen Gateisolierfilm der kleinen Dicke Tox1 auf.
Die Bereitschaftsverriegelungsschaltung SL enthält eine CMOS-Inverterschaltung, die aus P- und N-Kanal-MIS-Transistoren PTR10 und NTR10 gebildet ist, die zwischen den Stromversorgungsknoten 1 und den Masseknoten 2 geschaltet sind, als auch P- und N-Kanal-MIS-Transistoren PTR11 und NTR11, die in Reihe zwischen den Stromversorgungsknoten 1 und den Masseknoten 2 geschaltet sind. Diese MIS-Transistoren PTR10, PTR11, NTR10 und NTR11 sind ITR-Transistoren, in denen Gatetunnelströme verringert sind. Ein Drainknoten 106b der MIS-Transistoren PTR11 und NTR11 ist mit den Gates der MIS-Transistoren PTR10 und NTR10 verbunden. Jede der Verriegelungsschaltungen AL und SL ist aus einer sogenannten Inverterverriegelungsschaltung gebildet.
Die Halbleitervorrichtung enthält weiter eine Zweirichtungs-Übertragungsschaltung 105 zum Übertragen von Signalen zwischen den Drainknoten 106a und 106b in beiden Richtungen gemäß Übertragungssteuersignale ΦA und ΦB. Die Zweirichtungs-Übertragungsschaltung 105 enthält eine getaktete Inverterschaltung 105a, die auf ein Übertragungsbefehlssignal ΦA reagiert, zum Invertieren des Signals auf dem Drainknoten 106a zum Übertra gen zu dem Drainknoten 106b, und eine getaktete Inverterschaltung 105b zum Übertragen des Signals auf dem Knoten 106b zu dem Knoten 106a gemäß einem Übertragungsbefehlssignal ΦB.
Bei dem Übergang von der aktiven Periode zu der Bereitschaftsperiode wird das Übertragungsbefehlssignal ΦA aktiviert, und das Signal auf dem Knoten 106a wird zu dem Knoten 106b übertragen. Bei dem Übergang von der Bereitschaftsperiode zu der aktiven Periode wird das Übertragungsbefehlssignal ΦB aktiviert, und das Signal auf dem Knoten 106b, das von der Bereitschaftsverriegelungsschaltung SL verriegelt ist, wird zu der aktiven Verriegelungsschaltung AL übertragen. Ein Betrieb der in 47 gezeigten Halbleitervorrichtung wird nun unter Bezugnahme auf das Signalwellenformdiagramm von 48 beschrieben.
In der aktiven Periode ist das Steuertaktsignal ΦX auf dem H-Pegel, und das Übertragungsgatter XF2 ist ein, so daß die aktive Verriegelungsschaltung AL mit der Logikschaltung verbunden wird. Die aktive Verriegelungsschaltung AL verriegelt das von der Logikschaltung angelegte Signal oder legt das Signal, das von der aktiven Verriegelungsschaltung AL verriegelt ist, an die Logikschaltung an.
Wenn die Bereitschaftsperiode auf die Beendigung der aktiven Periode folgend startet, wird das Übertragungsbefehlssignal ΦA aktiviert, und das Signal auf dem Knoten 106a wird zu dem Knoten 106b übertragen. Die Bereitschaftsverriegelungsschaltung SL verriegelt das Signal auf dem Knoten 106b. Nach Beendigung der Signalübertragung zu der Bereitschaftsverriegelungsschaltung SL stoppt die Lieferung der Stromversorgungsspannung zu dem Stromversorgungsknoten 101, oder eine Gatetunnelstromverringerungsschaltung, für die Knoten 101 und 102 vorgesehen ist, wird aktiviert, so daß der Gatetunnelstrom in der aktiven Verriegelungsschaltung AL verringert oder unterdrückt wird.
In der aktiven Verriegelungsschaltung AL wird daher das auf dem Knoten 106a gehaltene Signal nach Beendigung der Signalübertragung zu der Bereitschaftsverriegelungsschaltung SL instabil. Dagegen wird die Bereitschaftsverriegelungsschaltung SL immer mit der Betriebsstromversorungsspannung von dem Stromversorgungsknoten 1 beliefert und verriegelt zuverlässig das Signal auf dem Knoten 106b.
Bei dem Übergang zu der aktiven Periode nach der Beendigung der Bereitschaftsperiode wird zuerst das Übertragungsbefehlssignal ΦB aktiviert, und das Signal auf dem Knoten 106b wird zu dem Knoten 106a über die getaktete Inverterschaltung 105b übertragen. Daher kehrt die aktive Schaltung AL in den Zustand des Haltens des Signales zurück, das in dem letzten aktiven Zyklus verriegelt wurde. Vor der Aktivierung des Übertragungsbefehlssignals ΦB werden die Stromversorgungsspannung Vcc und die Massespannung GND (= Vss) zu dem Stromversorgungsknoten 101 bzw. dem Masseknoten 102 der aktiven Verriegelungsschaltung AL geliefert.
Wenn die Signalübertragung zu der aktiven Verriegelungsschaltung AL beendet ist, nimmt das Steuertaktsignal ΦX den H-Pegel an, und die aktive Verriegelungsschaltung AL wird mit der Logikschaltung verbunden.
Während der Bereitschaftsperiode verriegelt daher die Bereitschaftsverriegelungsschaltung SL, die ITR-Transistoren als ihre Komponenten enthält, ein Signal, und die aktive Verriegelungsschaltung wird in den Zustand versetzt, in dem der Gatetunnelstrom unterdrückt wird. Folglich kann der Stromverbrauch in dem Bereitschaftszustand verringert werden. Bei dem Übergang zu der aktiven Periode wird das in der Bereitschaftsverriegelungsschaltung SL gesicherte Signal zu der aktiven Verriegelungsschaltung AL so übertragen, daß die aktive Verriegelungsschaltung AL genau in den ursprünglichen Zustand zurückgebracht werden kann.
49A zeigt schematisch eine Struktur eines Abschnittes zum Erzeugen der in 47 gezeigten Übertragungsbefehlssignal ΦA und ΦB. In 49A enthält der Übertragungsbefehlssignalerzeugerabschnitt: eine Moduserfassungsschaltung 110, die ein Bereitschaftsbefehlssignal ΦSTB gemäß einem Betriebsmodusbefehlssignal CMB erzeugt; eine Einpulserzeugerschaltung 111, die eine Einpulssignal als Reaktion auf die Aktivierung des Bereitschaftsbefehlssignales ΦSTB erzeugt, das von der Moduserfassungsschaltung 110 empfangen wird; einen Inverter 112, der das Bereitschaftsbefehlssignal ΦSTB invertiert; eine Einpulserzeugerschaltung 113, die ein Einpulssignal als Reaktion auf das Ansteigen des Ausgangssignals des Inverters 112 erzeugt; und eine NOR-Schaltung 115, die das Ausgangssignal von der Einpulserzeugerschaltung 113 und das von der Moduserfassungsschaltung 110 erzeugte Bereitschaftsbefehlssignal ΦSTB empfängt.
Die Einpulserzeugerschaltung 111 erzeugt das Übertragungsbefehlssignal ΦA, und die Einpulserzeugerschaltung 113 erzeugt das Übertragungsbefehlssignal ΦB. Die NOR-Schaltung 115 erzeugt das Steuertaktsignal ΦX. Ein Betrieb des in 49A gezeigten Übertragungsbefehlssignalserzeugerabschnittes wird nun unter Bezugnahme auf ein Signalwellenformdiagramm von 49B beschrieben.
Während der aktiven Periode behält die Moduserfassungsschaltung 110 das Bereitschaftsbefehlssignal ΦSTB auf dem L-Pegel. Daher werden Einpulssignale ΦA und ΦB nicht erzeugt. Folglich ist das Steuertaktsignal ΦX von der NOR-Schaltung 115 auf dem H-Pegel in der aktiven Periode, und das in 47 gezeigte Übertragungsgatter FX2 ist leitend.
Wenn das an die Moduserfassungsschaltung 110 angelegte Betriebsmodusbefehlssignal CMD ein aktives Periodenstoppbefehlssignal ist (z. B. ein Schlafmodusbefehlssignal), hebt die Moduserfassungsschaltung 110 das Bereitschaftsbefehlssignal ΦSTB auf den H-Pegel. Als Reaktion auf das Anheben des Bereitschaftsbefehlssignals ΦSTB erzeugt die Einpulserzeugerschaltung 111 ein Einpulssignal, so daß das Übertragungsbefehlssignal ΦA aktiviert wird. Bei dieser Tätigkeit fällt das Steuertaktsignal ΦX von der NOR-Schaltung 115 auf den L-Pegel als Reaktion auf das Steigen des Bereitschaftsbefehlssignals ΦSTB. Wenn folglich das in 47 gezeigte Übertragungsgatter XF2 leitend ist, überträgt die Zweirichtungs-Übertragungsschaltung 105 das Signal von der aktiven Verriegelungsschaltung AL zu der Bereitschaftsverriegelungsschaltung SL. Wenn das Übertragungsbefehlssignal ΦAD aktiviert wird, wird ein Mechanismus zum Verringern des Gatetunnelstroms (Gatetunnelstromverringerungsmechanismus) der aktiven Verriegelungsschaltung ALD aktiviert (Aktivierung des Gatetunnelstromverringerungsmechanismus oder Stoppen des Lieferns der Stromversorgungsspannung).
Wenn das Betriebsmodusbefehlssignal CMB das Bereitschaftsperiodenstoppbefehlssignal ist (z. B. das Schlafmcdusstoppbefehlssignal), senkt die Moduserfassungsschaltung 110 das Bereitschaftsbefehlssignal ΦSTB auf den L-Pegel. Als Reaktion auf das Fallen des Bereitschaftsbefehlssignals ΦSTB steigt das Ausgangssignal des Inverters 112, und die Einpulserzeuger schaltung 113 erzeugt ein Einpulssignal, so daß das Übertragungsbefehlssignal ΦB aktiviert wird. Selbst wenn das Bereitschaftsbefehlssignal ΦSTB den L-Pegel annimmt, ist das Übertragungsbefehlssignal ΦB auf dem H-Pegel, so daß das Steuertaktsignal ΦX den L-Pegel hält. Gemäß dem Bereitschaftsbefehlssignal ΦSTB wird der Gatetunnelstromverringerungsmechanismus deaktiviert, so daß die aktive Verriegelungsschaltung AL mit der Betriebsstromversorgungsspannung beliefert wird. Daher verriegelt zuverlässig durch Übertragen des Signals von der Bereitschaftsverriegelungsschaltung SL zu der aktiven Verriegelungsschaltung AL als Reaktion auf die Aktivierung des Übertragungsbefehlssignals ΦB die aktive Verriegelungsschaltung AL das übertragene Signal.
Bei der in 49A gezeigten Struktur kann die NOR-Schaltung 115 durch ein Setz/Rücksetz-Flipflop ersetzt werden, das als Reaktion auf das Ansteigen des Übertragungsbefehlssignals ΦB gesetzt wird und als Reaktion auf das Fallen des Bereitschaftsbefehlssignals ΦSTB zurückgesetzt wird. Mit solch einem Flipflop kann das Steuertaktsignal ΦX zuverlässig auf den H-Pegel gesetzt werden, nachdem das Übertragungsbefehlssignal ΦB deaktiviert ist und die Übertragung des Signals von der Bereitschaftsverriegelungsschaltung SL zu der aktiven Verriegelungsschaltung AL beendet ist.
Der Gatetunnelstromverringerungsmechanismus für die aktive Verriegelungsschaltung AL kann ausgelegt werden, um deaktiviert zu werden, als Reaktion auf die Deaktivierung des Bereitschaftsbefehlssignals ΦSTB, und um aktiviert zu werden, als Reaktion auf das Fallen des Übertragungsbefehlssignals ΦA. Zum Beispiel kann ein anstiegsverzögertes Signal des Bereitschaftsbefehlssignals ΦSTB als das Signal zum Steuern des Ga tetunnelstromverringerungsmechanismus der aktiven Verriegelungsschaltung AL benutzt werden.
Das Steuertaktsignal ΦX kann aus einem invertierten abfallverzögerten Signal des Bereitschaftsbefehlssignals ΦSTB gebildet werden.
[Erste Modifikation]
50 ist ein Signalwellenformdiagramm, das einen Betrieb einer ersten Modifikation der elften Ausführungsform der vorliegenden Erfindung darstellt. Die erste Modifikation benutzt die in 47 gezeigte Halbleitervorrichtung und benutzt somit die aktive Verriegelungsschaltung AL und die Bereitschaftsverriegelungsschaltung SL. Die Zweirichtungs-Übertragungsschaltung 105 überträgt das Signal zwischen der aktiven Verriegelungsschaltung AL und der Bereitschaftsverriegelungsschaltung SL.
Bei der Struktur der ersten Modifikation ändert sich das Übertragungsbefehlssignal ΦA in Synchronisation mit dem Taktsteuersignal ΦX. Während der aktiven Periode wird daher das Verriegelungssignal der aktiven Verriegelungsschaltung AL zu der Bereitschaftsverriegelungsschaltung SL über die Zweirichtungs-Übertragungsschaltung 105 übertragen. Während der aktiven Periode wird daher ein Betrieb auf der aktiven Verriegelungsschaltung AL bewirkt, und eine Änderung in dem Signalpegel der aktiven Verriegelungsschaltung AL wird zu der Bereitschaftsverriegelungsschaltung SL über die Zweirichtungs-Übertragungsschaltung 105 ohne eine Verzögerung übertragen, wenn eine Änderung in dem Logikpegel des Verriegelungssignals der aktiven Verriegelungsschaltung AL auftritt.
In dem Bereitschaftszyklus nimmt das Steuertaktsignal ΦX den L-Pegel an, und das Übertragungsgatter XF2 ist aus. Ebenfalls ist das Übertragungsbefehlssignal ΦA auf dem L-Pegel, und die getaktete Inverterschaltung 105a ist in dem Zustand hoher Ausgangsimpedanz. Als Reaktion auf die Deaktivierung des Steuertaktsignals ΦX werden die aktive Verriegelungsschaltung AL und die Bereitschaftsverriegelungsschaltung SL voneinander isoliert. In der aktiven Verriegelungsschaltung AL wird der Gatetunnelstromverringerungsmechanismus aktiviert, und das Verriegelungssignal der aktiven Verriegelungsschaltung AL befindet sich in dem undefinierten Zustand. Die Bereitschaftsverriegelungsschaltung L fährt jedoch fort, das empfangene Signal während der Bereitschaftsperiode zu verriegeln, da die Stromversorgungsspannung weiterhin geliefert wird.
Bei dem Übergang zu der aktiven Periode nach der Bereitschaftsperiode wird zuerst das Übertragungsbefehlssignal ΦB aktiviert, und das in der Bereitschaftsverriegelungsschaltung SL verriegelte Signal wird zu der aktiven Verriegelungsschaltung AL über die Zweirichtungs-Übertragungsschaltung 105 übertragen. In diesem Fall ist der Gatetunnelstromverringerungsmechanismus der aktiven Verriegelungsschaltung AL bereits inaktiv gemacht, und die aktive Verriegelungsschaltung AL verriegelt zuverlässig das von der Bereitschaftsverriegelungsschaltung SL über die Zweirichtungs-Übertragungsschaltung 105 angelegte Signal.
Wenn das Übertragungsbefehlssignal ΦBD aktiviert ist, nimmt das Steuertaktsignal ΦX und das Übertragungsbefehlssignal ΦA den H-Pegel des aktiven Zustandes an. Daher wird eine Änderung in dem Verriegelungssignal der aktiven Verriegelungsschaltung AL unmittelbar zu der Bereitschaftsverriegelungsschaltung SL übertragen.
Diese Bereitschaftsverriegelungsschaltung SL ist aus den ITR-Transistoren mit großen Gatetunnelbarrieren gebildet, und daher sind sie langsamer als ein MIS-Transistor mit einem dünnen Gateisolierfilm tätig. Daher ist es durch Übertragen des Verriegelungssignals von der aktiven Verriegelungsschaltung AL zu der Bereitschaftsverriegelungsschaltung SL während der aktiven Periode nicht notwendig, die Verriegelungs/Übertragungszeit zu betrachten, und die Übertragungsperiode nach dem Übergang zu der aktiven Periode kann verkürzt werden. Weiter kann ein Signal genau von der aktiven Verriegelungsschaltung AL zu der Bereitschaftsverriegelungsschaltung SL zum Verriegeln desselben durch die Bereitschaftsverriegelungsschaltung L übertragen werden.
Obwohl die Betriebsgeschwindigkeit der Bereitschaftsverriegelungsschaltung SL langsamer als die der aktiven Verriegelungsschaltung AL ist, verriegelt die Bereitschaftsverriegelungsschaltung SL nur das Signal in dem Bereitschaftszustand, und das verriegelte Signal ist in einem fixierten Zustand. Bei dem Übergang von der Bereitschaftsperiode zu der aktiven Periode kann die aktive Verriegelungsschaltung AL genau und schnell das übertragene Signal gemäß dem Verriegelungssignal der Bereitschaftsverriegelungsschaltung SL verriegeln, wenn das Signal zu der aktiven Verriegelungsschaltung AL über die Zweirichtungs-Übertragungsschaltung 105 übertragen wird.
51A zeigt schematisch eine Struktur eines Steuersignalerzeugerabschnitts, der ein Steuertaktssignal ΦX als auch die Übertragungsbefehlssignale ΦA und ΦB erzeugt, die in 50 gezeigt sind. In 51A enthält der Steuersignalerzeugerabschnitt: eine Moduserfassungsschaltung 115, die das Bereitschaftsbefehlssignal ΦSTB aktiviert, wenn der Bereitschaftsmo dus gemäß einem Betriebsmodusbefehlssignal CMD befohlen ist; ein Setz/Rücksetz-Flipflop 117, das als Reaktion auf das Steigen des Bereitschaftsbefehlssignals ΦSTB gesetzt wird; eine Inversions- und Verzögerungsschaltung 116, die ein Signal durch Invertieren und Verzögern um eine vorbestimmte Periode des Bereitschaftsbefehlssignals ΦSTB erzeugt; und eine Einpulserzeugerschaltung 118, die ein Einpulssignal als Reaktion auf den Anstieg des Ausgangssignals der Inversions- und Verzögerungsschaltung 116 erzeugt.
Das Setz/Rücksetz-Flipflop 117 wird als Reaktion auf das Fallen des Einpulssignals zurückgesetzt, das von der Einpulserzeugerschaltung 118 erzeugt wird. Das Setz/Rücksetz-Flipflop 117 erzeugt das Übertragungsbefehlssignal ΦA und das Steuertaktsignal ΦX von seinem Ausgang Q. Ein Betrieb des in 51A gezeigten Steuersignalerzeugerabschnitts wird nun unter Bezugnahme auf das Signalwellenformdiagramm von 51B beschrieben.
Bei der aktiven Periode ist das Bereitschaftsbefehlssignal ΦSTB auf dem L-Pegel, und das Setz/Rücksetz-Flipflop 117 ist in dem Rücksetzzustand. Das Steuertaktsignal ΦX und das Übertragungsbefehlssignal ΦA sind beide auf dem H-Pegel. Wenn das Betriebsmodusbefehlssignal CMD den Bereitschaftsmodus bezeichnet, steigt das Bereitschaftsbefehlssignal ΦSTB auf den H-Pegel. Als Reaktion auf das Steigen des Bereitschaftsbefehlssignals ΦSTB wird das Setz/Rücksetz-Flipflop 117 zum Senken des Steuertaktsignals ΦX und des Übertragungsbefehlssignals ΦA von dem H-Pegel auf den L-Pegel gesetzt. Zu dieser Zeit wird die Steuerung der Stromversorgungsspannung der aktiven Verriegelungsschaltung AL (Aktivierung des Gatetunnelstromverringerungsmechanismus durch Stoppen des Lieferns der Stromversor gungsspannung und anderer) als Reaktion auf das Fallen des Bereitschaftsbefehlssignals ΦSTB durchgeführt.
Wenn das Betriebsmodusbefehlssignal CMD den Stopp der Bereitschaftsperiode befiehlt, wird das von der Moduserfassungsschaltung 115 erzeugte Bereitschaftsbefehlssignal ΦSTB deaktiviert. Die Inversions- und Verzögerungsschaltung 116 verzögert das Bereitschaftsbefehlssignal ΦSTB um eine vorbestimmte Zeit. Für die Verzögerungszeit der Inversions- und Verzögerungsschaltung 116 wird die Wiedergewinnung der Stromversorgung für die aktive Verriegelungsschaltung AL (Deaktivierung des Gatetunnelstromverringerunsmechanismus) als Reaktion auf die Deaktivierung des Bereitschaftsbefehlssignals ΦSTB durchgeführt. Wenn eine vorbestimmte Zeit abläuft, steigt das Ausgangssignal der Inversions- und Verzögerungsschaltung 116, und das von der Einpulserzeugerschaltung 118 erzeugte Übertragungsbefehlssignal ΦB wird während einer vorbestimmten Periode aktiviert. Nachdem das Übertragungsbefehlssignal ΦB den L-Pegel erreicht, wird das Setz/Rücksetz-Flipflop 117 zurückgesetzt, und das Übertragungsbefehlssignal ΦA und das Steuertaktsignal ΦX steigen auf den H-Pegel. Als Reaktion darauf wird die aktive Verriegelungsschaltung AL mit dem Logikgatter über das Übertragungsgatter XF2 verbunden, nachdem das Signal von der Bereitschaftsverriegelungsschaltung SL zu der aktiven Verriegelungsschaltung AL übertragen ist.
Nach der Wiedergewinnung der Stromversorgungsspannung für die aktive Verriegelungsschaltung AL wird das Verriegelungssignal von der Bereitschaftsverriegelungsschaltung SL zu der aktiven Verriegelungsschaltung AL übertragen, und daher kann die aktive Verriegelungsschaltung AL genau das übertragene Signal verriegeln.
Bei den getakteten Inverterschaltungen 105a und 105b der Zweirichtungs-Übertragungsschaltung können sowohl der Gatetunnelstrom als auch der Unterschwellenleckstrom (Ausleckstrom) durch Verwenden der ITR-Transistor als die MIS-Transistoren in dem taktgesteuerten Abschnitt verringert werden.
[Zweite Modifikation]
52 ist ein Signalwellenformdiagramm, das einen Betrieb einer zweiten Modifikation der elften Ausführungsform der vorliegenden Erfindung darstellt. Eine für den Betrieb in 52 verwendete Halbleitervorrichtung enthält die aktive Verriegelungsschaltung AL und die Bereitschaftsverriegelungsschaltung SL als auch die in 47 gezeigte Zweirichtungs-Übertragungsschaltung 105. Bei dieser zweiten Modifikation wird die Datenübertragung zwischen der aktiven Verriegelungsschaltung AL und der Bereitschaftsverriegelungsschaltung SL gemäß einem aktiven Zyklusbefehlssignal ΦACTA durchgeführt, das den Zyklus für einen Betrieb an die aktive Verriegelungsschaltung AL befiehlt.
Wenn das aktive Zyklusbefehlssignal ΦACTA aktiviert wird, wird zuerst das Übertragungsbefehlssignal ΦB aktiviert, und die Zweirichtungs-Übertragungsschaltung 105 führt die Datenübertragung von der Bereitschaftsverriegelungsschaltung SL zu der aktiven Verriegelungsschaltung AL durch. An diesem Zeitpunkt ist die Stromversorgungsspannung bereits in der aktiven Verriegelungsschaltung AL stabilisiert. Dann wird das Übertragungsbefehlssignal ΦBD aktiviert; und die Signalübertragung von der Bereitschaftsverriegelungsschaltung SL zu der aktiven Verriegelungsschaltung AL ist beendet. Dann wird das Steuertaktsignal ΦX aktiv, und das Übertragungsgatter XF2 wird eingeschaltet. Als Reaktion darauf wird die aktive Verriegelungs schaltung AL mit der entsprechenden Logikschaltung verbunden, und die Verarbeitung wie Übertragen des Verriegelungssignals oder Verriegeln des von der Logikschaltung erhaltenen Signals wird ausgeführt.
Wenn die Verarbeitung für die aktive Verriegelungsschaltung AL beendet ist, wird das Übertragungsbefehlssignal ΦA mit einer vorbestimmten Verzögerung von dem Anstieg des Steuertaktsignals ΦX aktiviert. Gemäß dieser Aktivierung des Übertragungsbefehlssignals ΦA wird die getaktete Inverterschaltung 105a aktiviert, und das Signal wird von der aktiven Verriegelungsschaltung AL zu der Bereitschaftsverriegelungsschaltung SL übertragen. Wenn eine vorbestimmte Zeit nach Beendigung der Signalübertragung von der aktiven Verriegelungsschaltung AL zu der Bereitschaftsverriegelungsschaltung SL abläuft, wird das aktive Zyklusbefehlssignal ΦACTA deaktiviert, und der Betriebszyklus für die aktive Verriegelungsschaltung AL ist beendet.
Als Reaktion auf diese Deaktivierung des aktiven Zyklusbefehlssignals ΦACTA wird die Stromversorgungsspannung für die aktive Verriegelungsschaltung AL so gesteuert, daß der Gatetunnelstrom verringert wird (z. B. durch Stoppen der Lieferung der Stromversorgungsspannung). Die Bereitschaftsverriegelungsschaltung SL empfängt und verriegelt das von. der aktiven Verriegelungsschaltung AL gehaltene Signal als Reaktion auf die Aktivierung des Übertragungsbefehlssignals ΦA in einer Periode des aktiven Zustandes des aktiven Zyklusbefehlssignals ΦACTA. Daher kann eine schnelle Betriebsleistung sichergestellt werden, ohne daß nachteilig die logische Verarbeitungsgeschwindigkeit in der aktiven Periode beeinflußt wird, und weiter kann der Stromverbrauch während der aktiven Periode verringert werden. Danach wird die obige Tätigkeit jedes Mal wiederholt, wenn der Betrieb für die aktive Verriegelungsschaltung AL durchgeführt wird.
53 zeigt schematisch eine Struktur eines Steuersignalerzeugerabschnitts, der die entsprechenden in 52 gezeigten Signale erzeugt. In 53 enthält der Steuersignalerzeugerabschnitt: eine Moduserfassungsschaltung 120 zum Erfassen des aktiven Zyklusbefehlssignals ΦACTA, das eine Periode bezeichnet, während der der Betrieb der aktiven Verriegelungsschaltung AL durchzuführen ist, gemäß dem Betriebsmodusbefehlssignal CMD; eine Einpulserzeugerschaltung 121, die ein Einpulssignal als Reaktion auf die Aktivierung des aktiven Zyklusbefehlssignals ΦACTA erzeugt, das von der Moduserfassungsschaltung 120 erzeugt ist; eine Inverterschaltung 122, die das von der Einpulserzeugerschaltung 121 empfangene Pulssignal invertiert; eine AND-Schaltung 123, die das Ausgangssignal von der Inverterschaltung 122 und das aktive Zyklusbefehlssignal ΦACTA empfängt; eine Einpulserzeugerschaltung 124, die ein Einpulssignal als Reaktion auf das Steigen (Aktivierung) des Ausgangssignals der AND-Schaltung 123 erzeugt; eine Verzögerungsschaltung 125, die um eine vorbestimmte Zeit das von der Einpulserzeugerschaltung 124 erzeugte Pulssignal verzögert; und eine Einpulserzeugerschaltung 126, die ein Einpulssignal als Reaktion auf das Steigen des Ausgangssignals der Verzögerungsschaltung 125 erzeugt.
Die Einpulserzeugerschaltungen 121 und 126 erzeugen Übertragungsbefehlssignale ΦB bzw. ΦA. Die Einpulserzeugerschaltung 124 erzeugt das Steuertaktsignal ΦX. Die Verzögerungsschaltung 125 weist eine Verzögerung zeitgleich einer Periode auf, die für solch eine Tätigkeit notwendig ist, daß die Verarbeitung auf dem Signal für die aktive Verriegelungsschaltung AL und das Verriegelungssignal der aktiven Verriegelungsschaltung AL den definierten Zustand erreichen, notwendig ist.
In dem in 53 gezeigten Steuersignalerzeugerabschnitt aktiviert, wenn das Betriebsmodusbefehlssignal (oder Befehl) CMD angelegt wird, die Moduserfassungsschaltung 120 das aktive Zyklusbefehlssignal ΦACTA für eine Dauer der Tätigkeit, während die aktive Verriegelungsschaltung AL aktiv ist. Dieses entspricht zum Beispiel solch einer Struktur, daß die gesamte Vorrichtung, die in der aktiven Verriegelungsschaltung enthalten ist, in Synchronisation mit einem Taktsignal CLK tätig ist, und das aktive Zyklusbefehlssignal ΦACTA während einer vorbestimmten Zeitdauer zu dem gleichen Zeitpunkt wie die Aktivierung der aktiven Verriegelungsschaltung aktiviert ist, nach dem Ablauf einer vorbestimmten Zahl von Zyklen dieses Taktsignals CLK, wenn das Betriebsmodusbefehlssignal CMD einen bestimmten Betriebsmodus befiehlt.
Wenn das aktive Zyklusbefehlssignal ΦACTA aktiviert ist, ist das von der Einpulserzeugerschaltung 121 erzeugte Übertragungsbefehlssignal ΦB aktiviert, und die Signalübertragung von der Bereitschaftsverriegelungsschaltung SL zu der aktiven Verriegelungsschaltung AL wird durchgeführt. Wenn das aktive Zyklusbefehlssignal ΦACTA aktiv gemacht wird und das Übertragungsbefehlssignal ΦB inaktiv gemacht wird, aktiviert die Einpulserzeugerschaltung 124 das Steuertaktsignal ΦX. Somit wird das Steuertaktsignal ΦX aktiviert, und die aktive Verriegelungsschaltung AL wird mit der entsprechenden Logikschaltung verbunden, nachdem die Stromversorgungsspannung in der aktiven Verriegelungsschaltung AL wiedergewonnen wird aufgrund der Stromversorgungssteuerung durch das aktive Zyklusbefehlssignal ΦACTA, und nachdem die Datenübertragung von der Bereitschaftsverriegelungsschaltung L beendet ist.
Wenn das Steuertaktsignal ΦX aktiviert ist, wird das Übertragungsbefehlssignal ΦA durch die Einpulserzeugerschaltung 126 nach dem Ablauf der Verzögerungszeit der Verzögerungsschaltung 125 erzeugt. Daher wird das Übertragungsbefehlssignal ΦA zum Ausführen der Signalübertragung von der aktiven Verriegelungsschaltung AL zu der Bereitschaftsverriegelungsschaltung SL aktiviert, nachdem die Signalverarbeitung für die aktive Verriegelungsschaltung AL durch die Logikschaltung beendet ist, und das Verriegelungssignal der aktiven Verriegelungsschaltung AL ist fixiert. Innerhalb des Zyklus des Ausführens der Verarbeitung der aktiven Verriegelungsschaltung AL wird das Signal der Bereitschaftsverriegelungsschaltung SL übertragen. Daher wird ein zusätzlicher Zyklus für diese Übertragung nicht benötigt. Weiterhin beeinflußt die Signalübertragung von der aktiven Verriegelungsschaltung AL zu der Bereitschaftsverriegelungsschaltung SL nicht nachteilig die Verarbeitungstätigkeit der Logikschaltung, und eine Verringerung in der Betriebsgeschwindigkeit der gesamten Vorrichtung kann verhindert werden.
Wenn das Übertragungsbefehlssignal ΦA aktiviert wird, wird das Steuertaktsignal ΦX gemäß dem geeigneten Zeitpunkt deaktiviert, und das Übertragungsgatter XF2 wird ausgeschaltet.
[Dritte Modifikation]
54 ist ein Signalwellendiagramm, das einen Betrieb einer dritten Modifikation der elften Ausführungsform der vorliegenden Erfindung darstellt. Bei der dritten Modifikation definiert das Taktsignal CLK den Betriebszyklus. Die Struktur der Halbleitervorrichtung ist die gleiche wie die in 47 gezeigte und enthält die aktive Verriegelungsschaltung AL, die Bereitschaftsverriegelungsschaltung SL, die Zweirichtungs- Übertragungsschaltung 105 für die Signalübertragung zwischen den Verriegelungsschaltungen AL und SL und das Übertragungsgatter XF2, das die aktive Verriegelungsschaltung AL mit der Logikschaltung verbindet. Ein Betrieb der dritten Modifikation wird nun unter Bezugnahme auf ein Signalwellenformdiagramm von 54 beschrieben.
In einem Zyklus #1 des Taktsignals CLK wird das aktive Zyklusbefehlssignal ΦACTA gemäß einem Betriebsmodusbefehlssignal aktiviert. Gemäß der Aktivierung des aktiven Zyklusbefehlssignals ΦACTA wird die Stromversorgungswiedergewinnungsverarbeitung für die aktive Verriegelungsschaltung AL durchgeführt. Wenn diese Verarbeitung der Wiedergewinnung der Stromversorgung für die aktive Verriegelungsschaltung AL beendet ist, wird das Übertragungsbefehlssignal ΦB aktiviert, und das auf dem Knoten 106b der Bereitschaftsverriegelungsschaltung SL verriegelte Signal wird zu dem Knoten 106a der aktiven Verriegelungsschaltung AL über die Zweirichtungs-Übertragungsschaltung 105 übertragen. Als Reaktion nimmt das Signalpotential auf dem Knoten 106a der aktiven Verriegelungsschaltung AL den Pegel an, der durch das Verriegelungssignal der Bereitschaftsverriegelungsschaltung SL bestimmt ist.
In einem Zyklus #2 des Taktsignals CLK wird das Steuertaktsignal ΦX, das ein Aktivierungssignal für die aktive Verriegelungsschaltung AL ist, aktiv gemacht, und die aktive Verriegelungsschaltung AL wird mit der Logikschaltung über das Übertragungsgatter XF2 verbunden. Die Logikschaltung verarbeitet vorbestimmt das durch die aktive Verriegelungsschaltung AL verriegelte Signal.
In diesem Zyklus #2 des Taktsignals CLK wird eine notwendige Verarbeitung durchgeführt, und das Signal für die aktive Ver riegelungsschaltung AL wird ausgeführt. Gemäß dieser Signalverarbeitung ändert sich das Signalpotential auf dem Knoten 106a der aktiven Verriegelungsschaltung AL. Der Zeitpunkt dieser Änderung wird durch die Signalverarbeitungszeit der Logikschaltung bestimmt. Folglich zeigt 54 den Zeitpunkt der Signalpotentialänderung des Knotens 106a, da es eine bestimmte Zeitbreite aufweist.
Nachdem die Verarbeitung für die aktive Verriegelungsschaltung AL in dem Taktzyklus #2 beendet ist, wird das Steuertaktsignal ΦX in einem nächsten Zyklus #3 deaktiviert. Auf die Deaktivierung des Steuertaktsignals ΦX folgend wird das Übertragungsbefehlssignal ΦA aktiviert, und das durch die aktive Verriegelungsschaltung AL verriegelte Signal wird zu der Bereitschaftsverriegelungsschaltung SL übertragen. Wenn die Signalübertragung zu der Bereitschaftsverriegelungsschaltung SL beendet ist, wird die Stromversorgung für die aktive Verriegelungsschaltung AL so gesteuert, daß der Gatetunnelsstrom verringert wird.
Das aktive Zyklusbefehlssignal ΦACTA kann in dem Taktzyklus #3 inaktiv sein oder in dem aktiven Zustand gehalten werden, während andere Logikschaltungen tätig sind.
Wie in 54 gezeigt ist, wird ein Signal von der aktiven Verriegelungsschaltung AL zu der Bereitschaftsverriegelungsschaltung SL in dem Zyklus übertragen, der dem Zyklus folgt, in dem die Signalverarbeitung für die aktive Verriegelungsschaltung AL durchgeführt wird. Dadurch ist es nicht notwendig, die Zeit für die Übertragung von der aktiven Verriegelungsschaltung AL zu SL zu betrachten, wenn die Zyklusperiode des Taktsignals bestimmt wird und das schnelle Betriebsmerkmal wird nicht nachteilig beeinflußt. Weiter ist es möglich, den Stromverbrauch der aktiven Verriegelungsschaltung AL in dem Bereitschaftszustand (Bereitschaftszyklus) zu verringern.
55 zeigt schematisch eine Struktur eines Steuersignalerzeugerabschnittes zum Erzeugen verschiedener in 54 gezeigter Signale. In 55 enthält der Steuersignalerzeugerabschnitt: eine Moduserfassungsschaltung 13U, die das Betriebsmodusbefehlssignal CMD und das Taktsignal CLK empfängt und das aktive Zyklusbefehlssignal ΦACTA an dem Anstieg des Taktsignals CLK gemäß dem Zustand des Betriebsmodusbefehlssignals CMD aktiviert; einen Verschieber 131, der das aktive Zyklusbefehlssignal ΦACTA gemäß dem Taktsignal CLK überträgt; eine Setz/Rücksetz-Flipflop 132, das als Reaktion auf den Anstieg eines Ausgangssignals ΦSH des Verschiebers 131 setzt, zum Setzen des Steuertaktsignals ΦX auf den H-Pegel; einen Verschieber 133, der das Steuertaktsignal ΦX gemäß dem Taktsignal CLK überträgt; eine Einpulserzeugerschaltung 134, die ein Einpulssignal als Reaktion auf den Anstieg des Ausgangssignals des Verschiebers 133 erzeugt; eine Verzögerungsschaltung 135, die das aktive Zyklusbefehlssignal ΦACTA um eine vorbestimmte Zeit verzögert; und eine Einpulserzeugerschaltung 136, die ein Einpulssignal als Reaktion auf den Anstieg des Ausgangssignals der Verzögerungsschaltung 135 erzeugt.
Das Setz/Rücksetz-Flipflop 132 erzeugt das Steuertaktsignal ΦX, und die Einpulserzeugerschaltungen 134 und 136 erzeugen die Übertragungsbefehlssignale ΦA bzw. ΦB. Die Verzögerungsschaltung 135 weist eine Verzögerungszeit gleich der Zeit auf, die zum Wiedergewinnen der Betriebsstromversorgungsspannung der aktiven Verriegelungsschaltung AL notwendig ist, wenn das aktive Zyklusbefehlssignal ΦACTA aktiviert wird. Aufgrund des Vorsehens der Verzögerungsschaltung 135 kann die Signalübertragung von der Bereitschaftsverriegelungsschaltung SL zu der aktiven Verriegelungsschaltung AL nach dem Übergang zu dem aktiven Zyklus durchgeführt werden, nachdem die Stromversorgungsspannung der aktiven Verriegelungsschaltung AL ausreichend wiederhergestellt ist. Daher kann eine genaue Signalverriegelung durch die aktive Verriegelungsschaltung sichergestellt werden.
Die Verschieber 131 und 133 übertragen die empfangenen Signale für vorbestimmte Zyklusperioden zum Verzögern der entsprechenden empfangenen Signale. Folglich können die Verzögerungszeiten der Verschieber 131 und 133 in einer Einheit eines halben Zyklus des Taktsignals CLK gesetzt werden. Durch Einstellen der Zahl der Übertragungszyklen des Verschiebers 131 kann die Taktzyklusperiode des aktiven Zustandes des Steuertaktsignals ΦX entweder auf den Zyklus #1 oder Zyklus #3 gesetzt werden, die in 54 gezeigt sind. Indem der Verschieber 133 benutzt wird, kann das Übertragungsbefehlssignal ΦA erzeugt werden nach der Deaktivierung des Steuertaktsignals ΦX. Durch den Verschieber 133 kann die aktive Periode des Steuertaktsignals ΦX in einer Einheit des halben Taktzyklus eingestellt werden.
Dieser Steuersignalerzeugerabschnitt enthält weiter ein Setz/Rücksetz-Flipflop 137, das als Reaktion auf das Steigen des aktiven Zyklusbefehlssignals ΦACTA gesetzt wird und als Reaktion auf das Fallen des Übertragungsbefehlssignals ΦA zurückgesetzt wird. Das von dem Ausgang Q des Setz/Rücksetz-Flipflops 137 erzeugte Signal wird für die Stromversorgungssteuerung für die aktive Verriegelungsschaltung AL benutzt und in dem Fall der hierarchischen Stromversorgungsstruktur als Steuertaktsignal Φ für den Stromversorgungsschalttransistor benutzt.
Bei dem in 54 gezeigten Signalwellenformdiagramm wird, wenn die Zahl der Taktübertragungszyklen des Verschiebers 131 auf 0 gesetzt ist, die Signalübertragung zwischen der aktiven Verriegelungsschaltung AL und der Bereitschaftsverriegelungsschaltung SL mit den Taktzyklen #1 und #2 durchgeführt, die ein Taktzyklus darstellen.
[Vierte Modifikation]
56A zeigt schematisch eine Struktur einer vierten Modifikation der elften Ausführungsform der vorliegenden Erfindung. In der in 56A gezeigten Struktur ist eine Mehrzahl von Stufen von Logikschaltungen LG#1 bis LG#n zum synchronen Betreiben bezeichnet und führen aufeinander folgend eine Verarbeitung gemäß Aktivierungssignalen ΦL1 bis ΦLn aus. Verriegelungsschaltungen LT#1 bis LT#n sind entsprechend den Logikschaltungen LG#1 bis LG#n vorgesehen. Da die Verriegelungsschaltungen LT#1 bis LT#n die gleichen Strukturen aufweisen, zeigt 56A nur die Struktur der Verriegelungsschaltung LT#i als repräsentatives Beispiel. Die Verriegelungsschaltung LT#i enthält die aktive Verriegelungsschaltung AL, die Bereitschaftsverriegelungsschaltung SL, das Übertragungsgatter XF2 zum Verbinden der aktiven Verriegelungsschaltung AL mit der Logikschaltung LG#i gemäß dem Steuertaktsignal Φxi und die Zweirichtungs-Übertragungsschaltung 105 zum Übertragen von Signalen zwischen der aktiven Verriegelungsschaltung AL und der Bereitschaftsverriegelungsschaltung SL gemäß den Übertragungsbefehlssignalen ΦAi und ΦB.
Das Übertragungsbefehlssignal ΦAi (i = 1 bis n) zum Steuern der Signalübertragung von der aktiven Verriegelungsschaltung AL zu der Bereitschaftsverriegelungsschaltung SL wird für jede der Verriegelungsschaltungen LT#1 bis LT#n erzeugt. Wenn der Bereitschaftszustand beendet ist, wird das Übertragungsbefehlssignal ΦB zum Befehlen des Signalübertragens von der Bereitschaftsverriegelungsschaltung SL zu der aktiven Verriegelungsschaltung AL gemeinsam für die Verriegelungsschaltungen LT#1 bis LT#n erzeugt. Ein Betrieb der in 56A gezeigten Halbleitervorrichtung wird nun unter Bezugnahme auf ein Signalwellenformdiagramm von 56B beschrieben.
Wenn die Bereitschaftsperiode beendet ist und der aktive Zyklus startet, wird zuerst das Übertragungsbefehlssignal ΦB aktiviert, und jede der Verriegelungsschaltungen LT#1 bis LT#n ist zum Übertragen des Signals von der Bereitschaftsverriegelungsschaltung SL zu der aktiven Verriegelungsschaltung AL tätig. Vor dieser Tätigkeit wird die Stromversorgung für die aktive Verriegelungsschaltung AL, die während des Bereitschaftszustandes gesteuert wird, bereits wiedergewonnen. Wenn das aktive Zyklusbefehlssignal ΦACTA aktiviert wird, werden die Logikschaltungen LG#1 bis LG#n aufeinanderfolgend gemäß den Aktivierungssteuersignalen ΦL1 bis ΦLn aktiviert zum Ausführen der Verarbeitung der Signale, die von den Logikschaltungen in den vorangehenden Stufen empfangen sind. In jeder der Verriegelungsschaltungen LT#1 bis LT#n wird, wenn das Aktivierungssteuersignal ΦLi für die entsprechende Logikschaltung in der obigen Verarbeitung aktiviert wird, das Steuertaktsignal ΦXi zu einem vorbestimmten Zeitpunkt so aktiviert wird, daß das Übertragungsgatter XF2 zum Verbinden der aktiven Verriegelungsschaltung AL mit der Logikschaltung LG#i aktiviert wird.
In den Logikschaltungen LG#1 bis LG#n werden Betriebsverarbeitungen gemäß den Aktivierungssteuersignalen ΦL1 bis ΦLn ausgeführt, und die Resultate der Ausführung werden durch die zugehörigen aktiven Verriegelungsschaltungen AL in den entsprechenden Verriegelungsschaltungen LT#1 bis LT#n verriegelt. In den nächsten Zyklus wird das in der aktiven Schaltung AL verriegelte Signal zu der entsprechenden Bereitschaftsverriegelungsschaltung SL durch die Zweirichtungs-Übertragungsschaltung 105 übertragen. Somit werden die Übertragungsbefehlssignale ΦA1 bis ΦAn in dem Zyklus auf die Aktivierung der Aktivierungssteuersignale ΦL1 bis ΦLn in den Logischaltungen LG#1 bis LG#n aktiviert. Daher wird die Signalübertragung von der aktiven Verriegelungsschaltung AL zu der Bereitschaftsverriegelungsschaltung SL in dem Zyklus auf den Zyklus folgend durchgeführt, in dem die entsprechende Logikschaltung LG#1 zum Durchführen der Signalverarbeitung tätig ist. Es ist nicht notwendig, die Signaldefinitionszeit in der aktiven Verriegelungsschaltung AL und den Zeitpunkt der Signalübertragung zu der Bereitschaftsverriegelungsschaltung SL auf der Grundlage der Signalverarbeitungszeit der Logikschaltung in jedem Betriebszyklus zu betrachten, und somit kann das Signal von der aktiven Verriegelungsschaltung AL zu der Bereitschaftsverriegelungsschaltung SL mit einem ausreichenden Spielraum übertragen werden. Eine Schaltung für die Zeiteinstellung ist nicht notwendig, und es ist möglich, die Zahl der Schaltungskomponenten als auch den Stromverbrauch zu verringern.
57A zeigt schematisch eine Struktur eines Abschnittes zum Erzeugen des in 56A gezeigten Übertragungsbefehlssignals ΦAi. In 57A enthält der Übertragungsbefehlssignalerzeugerabschnitt: einen Verschieber 140, der das Aktivierungssteuersignal ΦLi während einer Taktzyklusperiode in Synchronisation mit dem Taktsignal CLK überträgt und eine Einpulserzeugerschaltung 141, die ein Einpulssignal als Reaktion auf den Anstieg des Ausgangssignals des Verschiebers 140 erzeugt. Die Einpulserzeugerschaltung 141 erzeugt das Übertragungsbefehlssignal ΦAi. Das Taktsignal CLK bestimmt den Betriebszyklus der Logikschaltungen LG#1 bis LG#n, die in 56A gezeigt sind. Ein Betrieb des in 57A gezeigten Übertragungsbefehlssignalerzeugerabschnittes wird nun unter Bezugnahme auf ein Zeitdiagramm von 57B beschrieben.
Wenn das Aktivierungssteuersignal ΦLi in Synchronisation mit dem Anstieg des Taktsignals CLK aktiviert wird, nimmt der Verschieber 140 dieses Aktivierungssteuersignal ΦLi auf und gibt das so aufgenommene Signal an dem nächsten Anstieg des Taktsignals CLK aus. Daher wird während der Aktivierung des Aktivierungssteuersignals ΦLi in dem Taktzyklus #i eine vorbestimmte Betriebsverarbeitung in der Logikschaltung LG#i ausgeführt, und ein resultierendes Signal wird in die zugehörige aktive Verriegelungsschaltung AL übertragen und verriegelt. Dann wird das Aktivierungssteuersignal #Li + 1 für die Logikschaltung LG#(i + 1) in der nächsten Stufe aktiviert in dem nächsten Zyklus #i + 1, und die Einpulserzeugerschaltung 141 erzeugt ein Einpuls zum Aktivieren des Übertragungsbefehlssignals ΦAi in dem Taktzyklus #1 + 1. Folglich wird das Signal, das in dem Taktzyklus #i durch die aktive Verriegelungsschaltung AL verriegelt ist, von der aktiven Verriegelungsschaltung AL zu der Bereitschaftsverriegelungsschaltung SL in dem nächsten Taktzyklus #i + 1 übertragen.
Das Steuertaktsignal ΦXi wird nur zum Aktivieren eines geeigneten Zeitpunktes als Reaktion auf das Aktivierungssteuersignal ΦLi benötigt.
Die Aktivierungssteuersignale ΦL1 bis ΦLn können aus dem Schieberegister erzeugt werden, das eine Schiebetätigkeit in Synchronisation mit dem Taktsignal CLK ausführt, wenn das aktive Zyklusbefehlssignal ΦACTA aktiviert wird.
Die Logikschaltungen LG#1 bis LG#n können aufeinander folgend die Verarbeitung auf eine Pipelineweise in Synchronisation mit dem Taktsignal CLK durchführen, in welchem Falle ein Register, das auf das Taktsignal CLK reagiert, in dem Eingangs/Ausgangsabschnitt der Pipelinestufe angeordnet ist. Dieses Register führt die Signalübertragung zwischen den Pipelinestufen durch. In Synchronisation mit dieser Signalübertragung zwischen den Pipelinestufen durch das Register wird ein Signal von der aktiven Verriegelungsschaltung AL zu der Bereitschaftsverriegelungsschaltung SL übertragen. Selbst mit solch einer Pipelineanordnung kann die Signalübertragung in dem nächsten Zyklus implementiert werden.
[Fünfte Modifikation]
58 ist ein Signalwellenformdiagramm, das einen Betrieb einer fünften Modifikation der elften Ausführungsform gemäß der vorliegenden Erfindung darstellt. In 58 weist die Halbleitervorrichtung einen normalen Betriebsmodus und einen Betriebsmodus niedrigen Leistungsverbrauchs auf. Für eine Logikschaltung ist der Modus niedrigen Leistungsverbrauchs ein Schlafmodus, in dem die Logikschaltung ihre Tätigkeit stoppt. Für einen dynamischen Direktzugriffsspeicher (DRAM) ist der Modus niedrigen Energieverbrauchs ein Selbstauffrischmodus, in dem das Datenauffrischen gemäß von internen Zeiten und Adressen durchgeführt wird. In dem normalen Modus führt die Halbleitervorrichtung eine vorbestimmte Verarbeitung durch. Wie in 58 gezeigt ist, wird das Übertragungsbefehlssignal ΦA nach dem Übergang von dem normalen Modus zu dem Modus niedrigen Energieverbrauchs aktiviert, und das Verriegelungssignal wird von der aktiven Verriegelungsschaltung AL zu der Bereitschaftsverriegelungsschaltung SL übertragen. Während dieser Periode befindet sich die Vorrichtung in einem Eintrittsmodus niedrigen Energieverbrauchs. Wenn dieser Eintrittsmodus niedrigen Energieverbrauchs beendet ist, wird die aktive Verriegelungsschaltung der Stromversorgungssteuerung unterworfen zum Verringern des Gatetunnelstromes.
Wenn der Modus niedrigen Energieverbrauchs beendet ist, wird zuerst die Stromversorgungssteuerung für die aktive Verriegelungsschaltung durchgeführt. Nachdem die Stromversorgung wiedergewonnen ist, wird das Übertragungsbefehlssignal ΦB für die aktive Verriegelungsschaltung aktiviert, und das Verriegelungssignal wird von der Bereitschaftsverriegelungsschaltung SL zu der aktiven Verriegelungsschaltung AL übertragen. Wenn die aktive Periode des Übertragungsbefehlssignals ΦB ausläuft und der Austrittsmodus des niedrigen Energieverbrauchs beendet ist, kann die Halbleitervorrichtung die vorbestimmte Verarbeitung durchführen.
In dem normalen Modus werden daher die MIS-Transistoren mit dünnen Gateisolierfilmen für schnellen Betrieb benutzt. In dem Modus niedrigen Energieverbrauchs ist der Gatetunnelstrom verringert, z. B. durch Steuern der Stromversorgungsspannung der aktiven Verriegelungsschaltung AL, und der Energieverbrauch wird verringert. Die in 58 gezeigten Signalwellenformen können vorgesehen werden durch Ersetzen der Periode des Modus niedrigen Energieverbrauchs durch die Bereitschaftsperiode in dem Wellenformdiagramm von 48. Daher kann der entsprechende Steuersignalerzeugerabschnitt für den Steuersignalerzeugerabschnitt benutzt werden, der die in 58 gezeigten Wellenformen erzielt.
Gemäß der elften Ausführungsform der vorliegenden Erfindung wird, wie oben beschrieben wurde, ein Signal, von dem der Logikpegel in dem Bereitschaftszustand nicht zuvor bestimmt ist, von der aktiven Verriegelungsschaltung zu der Bereitschaftsverriegelungsschaltung in dem Bereitschaftszustand übertragen, und die aktive Verriegelungsschaltung wird in den Zustand verringerten Gatetunnelstromes versetzt. Daher kann der Energieverbrauch aufgrund des Gatetunnelstromes in dem Bereitschaftszustand unterdrückt werden. Nach dem Übergang von der Bereitschaftsperiode zu der aktiven Periode wird das in der Bereitschaftsverriegelungsschaltung verriegelte Signal zu der aktiven Verriegelungsschaltung übertragen, so daß das verriegelte Signal genau wieder hergestellt werden kann. Weiter können schneller Betrieb durch die aktive Verriegelungsschaltung während der aktiven Periode erzielt werden.
[Zwölfte Ausführungsform]
59A zeigt als Beispiel eine Struktur einer Halbleitervorrichtung gemäß einer zwölften Ausführungsform der vorliegenden Erfindung. In 59A ist ein MIS-Transistor PTR 15, der eingeschaltet wird, wenn ein Vorladebefehlssignal /ΦPR aktiv ist (auf dem L-Pegel) zwischen dem Stromversorgungsknoten und einem Vorladeknoten 150 angeordnet. N-Kanal-MIS-Transistoren NQ15, NQ16 und NQ17 sind parallel zwischen dem Vorladeknoten 150 und dem Masseknoten angeordnet. Die MIS-Transistoren NQ15, NQ16 und NQ17 werden an ihren Gates mit Eingangssignalen N1, N2 bzw. N3 beliefert.
Das Vorladebefehlssignal /ΦPR wird in den aktiven Zustand des L-Pegels in dem Bereitschaftszustand zum Vorladen des Vorladeknotens 150 auf den Pegel der Stromversorgungsspannung Vcc gesetzt. Der MIS-Transistor PTR15 zum Vorladen ist aus einem ITR-Transistor zum Unterdrücken seines Gatetunnelstromleckens gebildet. Die MIS-Transistoren NQ15 bis NQ17, die auf die Eingangssignale IN1 bis IN3 reagieren, sind aus MIS-Transistoren mit dünnen Gateisolierfilmen gebildet. In dem Bereitschaftszutand sind alle Eingangssignale N1 bis N3 auf dem L-Pegel, und die MIS-Transistoren NQ15 bis NQ17 bleiben in dem Auszustand. Ein Betrieb der in 59A gezeigten Halbleitervorrichtung wird nun unter Bezugnahme auf ein in 59B gezeigtes Betriebswellenformdiagramm beschrieben.
In dem Bereitschaftszustand ist das Vorladebefehlssignal /ΦPR auf dem L-Pegel, und der Vorladeknoten 150 ist auf den Pegel der Stromversorgungsspannung durch den vorladenden MIS-Transistor PTR15 vorgeladen. Alle Eingangssignale N1 bis N3 sind auf dem L-Pegel, und alle MIS-Transistoren NQ15 bis NQ17 halten den Auszustand.
In dem Vorladezustand ist der MIS-Transistor PTR15 ein, aber der Gatetunnelstrom davon ist ausreichend unterdrückt, da der vorladende MIS-Transistor PTR15 ein ITR-Transistor ist. Die MIS-Transistoren NQ15 bis NQ17 sind aus, und die Tunnelströme treten kaum auf. Der MIS-Transistor PTR15 zum Vorladen ist ein ITR-Transistor und kann zum Beispiel einen dicken Gateisolierfilm aufweisen, in welchem Fall die Schwellenspannung davon im Absolutwert groß ist, und daher kann der Ausleckstrom verringert werden.
Wenn der aktive Zyklus startet, nimmt das Vorladebefehlssignal /ΦPR den H-Pegel an, so daß der MIS-Transistor PTR15 zum Vorladen ausgeschaltet wird. Die MIS-Transistoren NQ15 bis NQ17 werden selektiv ein/ausgeschaltet gemäß den. Logikpegeln der entsprechenden Eingangssignale IN1 bis IN3. In Abhängigkeit von dem Ein/Auszustand der MIS-Transistoren NQ15 bis NQ17 wird der Spannungspegel auf dem Vorladeknoten 150 während der aktiven Periode bestimmt. Zum Entladen des Vorladeknotens 150 auf den Massespannungspegel weisen die MIS-Transistoren NQ15 bis NQ17 die dünnen Gateisolierfilme auf und können schnell zum Entladen des Vorladeknotens 150 auf den Massespannungspegel tätig sein.
Folglich kann durch Benutzen des ITR-Transistors für den MIS-Transistor zum Vorladen der Gatetunnelstrom in solch einer dynamischen Betriebsumgebung unterdrückt werden, in der der Vorladeknoten 150 auf den vorbestimmten Spannungspegel während der Bereitschaftsperiode vorgeladen ist, und der Spannungspegel des Vorladeknotens 150 wird gemäß dem Eingangssignal während der aktiven Periode bestimmt, wie in 59A gezeigt ist.
Die Bereitschaftsperiode und die aktive Periode werden durch das Aktivierungsbefehlssignal ACT bezeichnet. 59C zeigt eine allgemeine Form der Halbleitervorrichtung der zwölften Ausführungsform der vorliegenden Erfindung. In 59C enthält die Halbleitervorrichtung den MIS-Transistor PTR15 zum Vorladen, der zwischen den Stromversorgungsknoten und den Vorladeknoten 150 geschaltet ist, und eine Logikschaltung, die den Vorladeknoten 150 gemäß den Eingangssignalen (Gruppe) treibt. Die Logikschaltung 155 ist aus Dünnfilmtransistoren (Tr) mit dünnen Gateisolierfilmen gebildet. Die Logikschaltung 155 weist eine geeignete Struktur in Abhängigkeit einer Benutzung davon auf und dient nur zum Treiben des Vorladeknotens 150 gemäß dem Eingangssignal IN während des aktiven Zyklus.
[Erste Modifikation]
60A zeigt eine Struktur einer ersten Modifikation der zwölften Ausführungsform der vorliegenden Erfindung. Die in 60A gezeigte Struktur enthält die gleichen Komponenten wie jene in 59A gezeigte, und sie enthält zusätzlich ei nen MIS-Transistor PQ15 zum Vorladen, der eingeschaltet wird, wenn ein Vorladebefehlssignal /ΦPR2 aktiv ist. Der MIS-Transistor PQ15 weist einen Gateisolierfilm einer kleinen Dicke auf und kann daher schnell tätig sein. Das Vorladebefehlssignal /ΦPR2 ist in der Form eines Einpulses nach dem Übergang von der aktiven Periode zu der Bereitschaftsperiode aktiviert. Ein Betrieb der in 60A gezeigten Halbleitervorrichtung wird nun unter Bezugnahme auf ein Signalwellenformdiagramm von 60B beschrieben.
In dem Bereitschaftszustand ist das Aktivierungsbefehlssignal ACT auf dem L-Pegel, so daß das Vorladebefehlssignal /ΦPR1 auf dem L-Pegel oder aktiv ist. Ebenfalls ist der MIS-Transistor PTR15 zum Vorladen ein, und der Knoten 150 wird auf den Pegel der Stromversorgungsspannung Vcc vorgeladen. Das Vorladebefehlssignal /ΦPR2 ist auf dem H-Pegel und inaktiv, und der MIS-Transistor PQ15 zum Vorladen hält den Auszustand. Da der MIS-Transistor PQ15 zum Vorladen aus ist, tritt der Gatetunnelstrom nicht in dem MIS-Transistor PQ15 trotz der Tatsache auf, daß der MIS-Transistor PQ15 zum Vorladen einen dünnen Gateisolierfilm aufweist. Die Eingangssignale IN1 bis IN3 sind auf dem L-Pegel in dem Bereitschaftszustand.
Wenn die aktive Periode startet, wird der MIS-Transistor PTR15 zum Vorladen ausgeschaltet gemäß dem Aktivierungsbefehlssignal ACT. Das Vorladebefehlssignal /ΦPR2 hält den H-Pegel. Die Eingangssignale IN1 bis IN3 ändern sich in der aktiven Periode, und die MIS-Transistoren NQ15 bis NQ17 werden selektiv in den Ein/Auszustand gemäß den Eingangssignalen N1 bis N3 gesetzt, so daß der Spannungspegel des Vorladeknotens 150 entschieden wird.
Wenn die aktive Periode endet, fällt das Vorladebefehlssignal /ΦPR1 von dem H-Pegel auf den L-Pegel als Reaktion auf die Deaktivierung des Aktivierungsbefehlssignals ACT und der MIS-Transistor PTR15 wird zum Vorladen des Knotens 150 auf den Pegel der Stromversorgungsspannung Vcc eingeschaltet. Bei diesem Betrieb nimmt das Vorladebefehlssignal /ΦPR2 den L-Pegel während einer Weile an, und der MIS-Transistor PQ15 zum Vorladen wird eingeschaltet.
Der ITR-Transistor weist eine große Gattunnelbarriere zum Unterdrücken eines Gatetunnelstroms auf und weist eine Schwellenspannung eines großen Absolutwertes auf. Daher wird bei dem Betrieb des Vorladens des Vorladeknotens 150 unter Benutzung des MIS-Transistors PTR15, der der ITR-Transistor ist, eine gewisse Zeit benötigt, bevor der Spannungspegel des Vorladeknotens 150 auf den Pegel der Stromversorgungsspannung Vcc wiedergewonnen ist, und es mag unmöglich sein, eine Zeitdauer der Bereitschaftsperiode zu verringern in dem Fall, in dem die Bereitschaftsperiode und die aktive Periode sich abwechselnd mit hoher Geschwindigkeit wiederholen. In Hinblick auf diesen Nachteil wird der MIS-Transistor, der einen dünnen Gateisolierfilm aufweist und schnell tätig sein kann, für den MIS-Transistor PQ15 zum Vorladen benutzt, so daß der Vorladeknoten 150 im Spannungspegel schnell auf den Pegel der Stromversorgungsspannung Vcc wiederhergestellt werden kann. Dadurch kann der Vorladeknoten 150 zuverlässig auf den Pegel der Stromversorgungsspannung Vcc selbst in dem Fall vorgeladen werden, in dem die Bereitschaftsperiode kurz ist, und die Verringerung des Stromverbrauches während der Bereitschaftsperiode und die schnellen Tätigkeiten während der aktiven Periode können beide erzielt werden.
61 zeigt schematisch eine Struktur eines Abschnittes zum Erzeugen des in 60A gezeigten Vorladebefehlssignals. In 61 enthält der Vorladebefehlserzeugerabschnitt kaskadengeschaltete Inverterschaltungen 155a und 155b zweier Stufen zum Empfangen des Aktivierungsbefehlssignals ACT und eine Einpulserzeugerschaltung 156 zum Erzeugen eines Einpulssignals, das den L-Pegel während einer vorbestimmten Periode als Reaktion auf den Anstieg des Ausgangssignals der Inverterschaltung 155a annimmt. Die Inverterschaltung 155b erzeugt das Vorladebefehlssignal /ΦPR1, und eine Einpulserzeugerschaltung 156 erzeugt das Vorladebefehlssignal /ΦPR2.
Die Inverterschaltungen 155a und 155b bilden eine Pufferschaltung, die das Vorladebefehlssignal /ΦPR1 gemäß dem Aktivierungsbefehlssignals ACT erzeugt. Wenn eine aktive Periode beendet ist, steigt das Ausgangssignal der Inverterschaltung 155a auf den H-Pegel, und darauf reagierend erzeugt die Einpulserzeugerschaltung 156 ein Einpulssignal so, daß das Vorladebefehlssignal /ΦPR2 auf den aktiven Zustand während einer vorbestimmten Periode nach dem Übergang zu der Bereitschaftsperiode getrieben wird. Somit können die Vorladebefehlssignale /ΦPR1 und /ΦPR2 in den aktiven/inaktiven Zustand gemäß dem Betriebszyklus/Periode gesetzt werden.
[Zweite Modifikation]
62 ist ein Signalwellenformdiagramm, das einen Betrieb einer zweiten Modifikation der zwölften Ausführungsform der vorliegenden Erfindung darstellt. Eine Struktur einer in dieser Modifikation benutzten Halbleitervorrichtung ist die gleiche wie jene in 60A gezeigte. Der Vorladeknoten 150 wird unter Benutzung der vorladenden Transistoren PTR15 und PQ15 vorgeladen, die gemäß den Vorladebefehlssignalen /ΦPR1 bzw. /ΦPR2 eingeschaltet werden. In diesem Signalwellenformdiagramm von 62 wird das Vorladebefehlssignal /ΦPR2 zum Einschalten des vorladenden MIS-Transistors PQ15 mit einem dünnen Gateisolierfilm in einer Einpulsform an dem Start der aktiven Periode aktiviert. Somit wird nach dem Übergang von der Bereitschaftsperiode zu der aktiven Periode das Vorladebefehlssignal /ΦPR2 aktiv während einer vorbestimmten Periode gehalten, und der MIS-Transistor PQ15 kann zuverlässig den Vorladeknoten 150 auf den vorbestimmten Spannungspegel vorladen.
Wenn der Vorladeknoten 150 durch den MIS-Transistor PTR15 während der Bereitschaftsperiode vorzuladen ist, gibt es kein Problem, selbst wenn der Vorladeknoten 150 nicht auf die vorbestimmte Spannung aufgrund unzureichender Länge der Bereitschaftsperiode vorgeladen wird. In diesem Fall kann der Vorladeknoten 150 zuverlässig auf den vorbestimmten Spannungspegel durch das Vorladebefehlssignal /ΦPR2 an dem Start der aktiven Periode vorgeladen werden. Nach Beendigung des Vorladens werden die MIS-Transistoren NQ15 bis NQ17 selektiv ein/ausgeschaltet gemäß den Eingangssignalen IN1 bis IN3.
63 zeigt schematisch eine Struktur eines Abschnitts, der das in 62 gezeigte Vorladebefehlssignal erzeugt. Der in 63 gezeigte Vorladebefehlssignalerzeugerabschnitt unterscheidet sich von dem in 61 gezeigten Vorladebefehlssignalerzeugerabschnitt in dem folgenden. Das Vorladebefehlssignal /ΦPR2 wird durch eine Einpulserzeugerschaltung 157 erzeugt und ist auf dem L-Pegel während einer vorbestimmten Periode als Reaktion auf den Anstieg des Aktivierungsbefehlssignals ACT. An dem Start einer aktiven Periode wird das Vorladebefehlssignal /ΦPR2 auf den aktiven Zustand während einer vorbestimmten Periode getrieben.
64 zeigt eine allgemeine Struktur der Halbleitervorrichtungen der ersten und der zweiten Modifikation der zwölften Ausführungsform der vorliegenden Erfindung. In 64 enthält die Halbleitervorrichtung die Logikschaltung 155 zum Treiben des Vorladeknotens 150 gemäß den Eingangssignalen (Gruppe) N. Die Logikschaltung 155 enthält den MIS-Transistor (Dünnfilm-Tr) mit einem dünnen Gateisolierfilm als ihre Komponente. Der Vorladeknoten 150 wird auf den Pegel der Stromversorgungsspannung Vcc durch die MIS-Transistoren PTR15 und PQ15 vorgeladen, die die Vorladebefehlssignale /ΦPR1 bzw. /ΦPR2 an ihren Gates empfangen. Die Logikschaltung 155 führt eine vorbestimmte Logikverarbeitung zum selektiven Treiben des Vorladeknotens 150 durch, ähnlich zu der in 59C gezeigten Struktur.
[Dritte Ausführungsform]
65 ist ein Signalwellenformdiagramm, das einen Betrieb einer dritten Modifikation der zwölften Ausführungsform der vorliegenden Erfindung darstellt. Bei der dritten Modifikation weist die Halbleitervorrichtung einen Schlafmodus zum Halten von Tätigkeiten zusätzlich zu dem Bereitschaftszyklus und dem aktiven Zyklus in dem normalen Betriebsmodus auf. Die Struktur der Halbleitervorrichtung ist die gleiche wie die in 60A gezeigte und enthält als die MIS-Transistoren zum Vorladen den MIS-Transistor PTR15, der aus einem ITR-Transistor gebildet ist, der als Reaktion auf das Vorladebefehlssignal /ΦPR1 eingeschaltet wird, und den MIS-Transistor PQ15, der als Reaktion auf das Vorladebefehlssignal /ΦPR2 eingeschaltet/ausgeschaltet wird. Ein Betrieb der dritten Modifikation der zwölften Ausführungsform der vorliegenden Erfindung wird nun unter Bezugnahme auf das Signalwellenformdiagramm von 65 beschrieben.
Wenn ein Schlafmodusbefehlssignal SLEEP auf dem L-Pegel und inaktiv ist, werden der Bereitschaftszyklus und der aktive Zyklus wiederholt gemäß dem Aktivierungsbefehlssignal ACT ausgeführt. Wenn das Schlafmodusbefehlssignal SLEEP auf dem L-Pegel ist, hält das Vorladebefehlssignal /ΦPR1 den H-Pegel, und darauf reagierend hält der MIS-Transistor PTR15 den Auszustand. In dem normalen Betriebsmodus (d. h. wenn das Schlafmodusbefehlssignal inaktiv ist) wird das Vorladebefehlssignal /ΦPR2 auf den L- oder H-Pegel gemäß dem Aktivierungsbefehlssignal ACT getrieben. In dem Bereitschaftszyklus ist das Vorladebefehlssignal /ΦPR2 auf dem L-Pegel, und der MIS-Transistor PQ15 zum Vorladen ist ein, so daß der Vorladeknoten 150 schnell aufgeladen wird. In dem aktiven Zyklus ist das Vorladebefehlssignal /ΦPR2 auf dem H-Pegel, und der MIS-Transistor PQ15 zum Vorladen ist aus. In diesem aktiven Zyklus treiben die Logikschaltung oder die MIS-Transistoren NQ15 bis NQ17 selektiv den Vorladeknoten 50 auf den Massespannungspegel gemäß den Eingangssignalen IN1, IN2 und IN3.
Wenn der Bereitschaftszustand während einer vorbestimmten Zeit oder länger dauert und das Schlafmodusbefehlssignal SLEEP den H-Pegel zum Befehlen des Schlafmodus annimmt, nimmt das Vorladebefehlssignal /ΦPR2 den H-Pegel an, und der MIS-Transistor PQ15 zum Vorladen hält den Auszustand während der Schlafmodusperiode. Als Reaktion auf die Aktivierung des Schlafmodusbefehlssignales SLEEP nimmt das Vorladebefehlssignal /ΦPR1 den L-Pegel an, und der MIS-Transistor PTR15 zum Vorladen ist eingeschaltet, so daß der Vorladeknoten 150 auf den Pegel der Stromversorgungsspannung Vcc vorgeladen wird. In dem Schlafmodus ist der Stromverbrauch minimiert. Durch Ausschalten des MIS-Transistors PQ15 in dem Schlafmodus wird der Gatetunnelstrom in dem MIS-Transistor PQ15 zum Vorladen unterdrückt.
Der MIS-Transistor PTR15 ist ein ITR-Transistor, und der Gatetunnelstrom davon ist ausreichend klein in dem Einzustand. Daher ist es möglich, die Gatetunnelströme in den MIS-Transistoren zum Vorladen PTR15 und PQ15 in dem Schlafmodus zu unterdrücken. In dem normalen Betriebsmodus wird der Vorladeknoten 150 unter Benutzung des MIS-Transistors PQ15 vorgeladen, der schnell tätig ist. Zu der Zeit des Übergangs von dem aktiven Zustand zu dem Bereitschaftszustand kann der Vorladeknoten schnell entladen werden, und schnelle Tätigkeiten sind erlaubt. Nach dem Übergang zu dem Schlafmodus wird ein schneller Betrieb nicht für diesen Übergang zu dem Schlafmodus benötigt. Daher treten keine Probleme auf, selbst wenn der Vorladeknoten 150 auf einen vorbestimmten Spannungspegel unter Benutzung des ITR-Transistors vorgeladen wird, und der Stromverbrauch in dem Schlafmodus wird verringert.
66 zeigt als Beispiel eine Struktur eines Abschnitts zum Erzeugen der Vorladebefehlssignale /ΦPR1 und /ΦPR2, die in 65 gezeigt sind. In 66 enthält der Vorladebefehlssignalerzeugerabschnitt kaskadengeschaltete Inverterschaltungen 160a und 160b von zwei Stufen zum Empfangen des Aktivierungsbefehlssignals ACT, eine OR-Schaltung 160c, die das Ausgangssignal der Inverterschaltung 160b und das Schlafmodusbefehlssignal SLEEP empfängt, und eine Inverterschaltung 160d, die das Schlafmodusbefehlssignal SLEEP empfängt. Die OR-Schaltung 160c erzeugt das Vorladebefehlssignal /ΦPR2, und die Inverterschaltung 160d erzeugt das Vorladebefehlssignal /ΦPR1.
Das Aktivierungsbefehlssignal ACT wird gemäß einem Betriebszyklus auf der Grundlage eines extern gelieferten Signals erzeugt. Gemäß der in 66 gezeigten Struktur ist die OR-Schaltung 160c als eine Pufferschaltung tätig, und auch die Inverterschaltungen 160a und 160b sind als Pufferschaltungen tätig, wenn das Schlafmodusbefehlssignal SLEEP auf dem L-Pegel ist. Daher ändert sich das Vorladebefehlssignal /ΦPR2 gemäß dem Aktivierungsbefehlssignal ACT. Da das Schlafmodusbefehlssignal SLEEP auf dem L-Pegel ist, hält das Vorladebefehlssignal /ΦPR1 den H-Pegel.
Wenn das Schlafmodusbefehlssignal SLEEP den H-Pegel annimmt, nimmt das von der OR-Schaltung 160c erzeugte Vorladebefehlssignal /ΦPR2 den H-Pegel an, und das Vorladebefehlssignal /ΦPR1 von der Verstärkerschaltung 160d nimmt den L-Pegel an.
Indem die in 66 gezeigte Struktur benutzt wird, können die MIS-Transistoren zum Vorladen selektiv in dem normalen Betriebsmodus und dem Schlafmodus benutzt werden.
[Vierte Modifikation]
67A zeigt eine Struktur einer vierten Modifikation der zwölften Ausführungsform der vorliegenden Erfindung. In der in 67A gezeigten Struktur ist ein MIS-Transistor PQ16, der gemäß dem Vorladebefehlssignal /ΦPR eingeschaltet wird, zwischen dem Stromversorgungsknoten und dem Vorladeknoten 150 angeordnet. Der MIS-Transistor PQ16 weist einen dünnen Gateisolierfilm auf. Der Vorladeknoten 150 ist mit den MIS-Transistoren NQ15 bis NQ17 verbunden, die die entsprechenden internen Signale IN1 bis IN3 an ihren Gates empfangen.
Bei der in 67A gezeigten Halbleitervorrichtung wird das Vorladebefehlssignal /ΦPR in einem Einpuls an dem Start des aktiven Zyklus gebildet. Wie in 67B gezeigt ist, geht, wenn das Aktivierungsbefehlssignal ACT auf den H-Pegel steigt, das Vorladebefehlssignal /ΦPR auf den L-Pegel während einer vorbestimmten Periode, und der MIS-Transistor PQ16 zum Vorla den wird eingeschaltet, so daß der Vorladeknoten 150 auf den vorbestimmten Spannungspegel vorgeladen wird. Der MIS-Transistor PQ16 weist einen dünnen Gateisolierfilm auf, und daher wird der Vorladeknoten 150 schnell auf einen vorbestimmten Spannungspegel gemäß dem Vorladebefehlssignal /ΦPR des Einpulses vorgeladen. Nach Beendigung dieses Vorladens wird der Vorladeknoten 150 selektiv auf den Massespannungspegel gemäß den Eingangssignalen IN1 bis IN3 entladen.
Selbst in dem Fall, in dem der Gatetunnelstrom des MIS-Transistors PQ16 groß ist, kann eine Periode, während der dieser Gatetunnelstrom fließt, durch Aktivieren des Vorladebefehlssignals /ΦPR einer Einpulsform verringert werden. Dadurch kann der Gatetunnelstrom in dem MIS-Transistor zum Vorladen unterdrückt werden.
68 zeigt schematisch eine Struktur eines Abschnittes zum Erzeugen des in 67A gezeigten Vorladebefehlssignals /ΦPR. Der in 68 gezeigte Vorladebefehlserzeugerabschnitt enthält: eine Moduserfassungsschaltung 162, die den durch das Betriebsmodusbefehlssignal CMD befohlenen Betriebmodus erfaßt und das Aktivierungsbefehlssignal ACT erzeugt und eine Einpulserzeugerschaltung 164, die ein Einpulssignal erzeugt, das wiederum auf den L-Pegel während einer vorbestimmten Periode als Reaktion auf den Anstieg des Aktivierungsbefehlssignals ACT geht, das von der Moduserfassungsschaltung 162 erzeugt worden ist. Die Einpulserzeugerschaltung 164 erzeugt das Vorladebefehlssignal /ΦPR.
Wenn der aktive Zyklus gemäß dem Betriebsmodusbefehlssignal CMD bezeichnet ist, treibt die Moduserfassungsschaltung 162 das Aktivierungsbefehlssignal ACT auf den aktiven Zustand (H-Pegel). Als Reaktion auf die Aktivierung (Anstieg) des Akti vierungsbefehlssignals ACT treibt die Einpulserzeugerschaltung 164 das Vorladebefehlssignal /ΦPR auf den L-Pegel während einer vorbestimmten Periode. Dadurch kann der Vorladeknoten 150 durch einen Einpuls nach dem Starten des aktiven Zyklus vorgeladen werden.
In dem Bereitschaftszustand sind alle die MIS-Transistoren aus, so daß die Gatetunnelströme unterdrückt werden können.
[Fünfte Modifikation]
69 zeigt eine Struktur einer fünften Modifikation der zwölften Ausführungsform der vorliegenden Erfindung. Die in 69 gezeigte Struktur enthält die gleiche Struktur wie die in 67A gezeigte und enthält weiter einen MIS-Transistor NTR15, der zwischen den Vorladungsknoten 150 und den Masseknoten geschaltet ist und selektiv als Reaktion auf das invertierte Signal des Aktivierungsbefehlssignals ACT eingeschaltet wird, der MIS-Transistor NTR15 ist aus einem ITR-Transistor mit einer großen Gatetunnelbarriere gebildet und empfängt das Aktivierungsbefehlssignal ACT an seinem Gate über einen Inverter. Folglich wird der MIS-Transistor NTR15 eingeschaltet, wenn die Bereitschaftsperiode (Zyklus) nach Beendigung der aktiven Periode (Zyklus) startet. Wenn die aktive Periode startet, wird das Vorladebefehlssignal /ΦPR in einer Einpulsform aktiviert, und der Vorladeknoten 150 wird auf einen vorbestimmten Spannungspegel vorgeladen.
Während der Bereitschaftsperiode wird der Vorladeknoten 150 auf dem Massespannungspegel durch den MIS-Transistor NTR15 gehalten, der ein ITR-Transistor mit einer großen Gatetunnelbarriere ist. Daher ist es möglich zu verhindern, daß der Vorladeknoten 150 elektrisch während der Bereitschaftsperiode schwebt, und eine Fehlfunktion aufgrund einer unstabilen Spannung auf dem Vorladeknoten 150 kann verhindert werden.
Während der Bereitschaftsperiode empfangen andere Schaltungen das Signal auf dem Vorladeknoten 150 ebenfalls in dem Bereitschaftszustand und sind nicht tätig. Daher beeinflußt Halten des Vorladeknotens 150 auf dem Massespannungspegel während der Bereitschaftsperiode nicht nachteilig die anderen Schaltungen. Die aktiven Zyklustätigkeiten starten, nachdem der Vorladeknoten 150 auf einen vorbestimmten Spannungspegel nach dem Übergang zu der aktiven Periode aufgeladen ist. Durch Aktivieren des Vorladebefehlssignals /ΦPR in einer Einpulsform können die anderen Schaltungen zulässig genaue Tätigkeiten gemäß dem Spannungspegel auf dem Vorladeknoten 150 ausführen.
Da der MIS-Transistor zum Verhindern des elektrischen Schwebens eine große Gatetunnelbarriere aufweist, ist der Gatetunnelstrom davon in dem Einzustand ausreichend unterdrückt, und der Stromverbrauch während der Bereitschaftsperiode kann ausreichend verringert werden.
70 zeigt schematisch eine allgemeine Struktur der vierten und fünften Modifikation der zwölften Ausführungsform der vorliegenden Erfindung. Die in 70 gezeigte Struktur benutzt eine allgemeine Logikschaltung 165 anstelle der NOR-Logikschaltung. Die Logikschaltung 165 enthält als ihre Komponente einen MIS-Transistor mit einem dünnen Gateisolierfilm. Die Logikschaltung 165 treibt selektiv den Vorladeknoten 150 gemäß den Eingangssignalen (Gruppe) IN. Die anderen Schaltungen führen vorbestimmte Verarbeitung gemäß dem Spannungspegel auf dem Vorladeknoten 150 durch.
[Sechste Modifikation]
71 zeigt eine Struktur einer sechsten Modifikation der zwölften Ausführungsform der vorliegenden Erfindung. In 71 ist der MIS-Transistor PQ16, der als Reaktion auf das Vorladebefehlssignal /ΦPR eingeschaltet wird, zwischen dem Vorladeknoten 150 und dem Stromversorgungsknoten angeordnet. Ein MIS-Transistor NTR16, der als Reaktion auf die Aktivierung des Schlafmodusbefehlssignals SLEEP eingeschaltet wird, ist zwischen dem Vorladeknoten 150 und dem Masseknoten angeordnet. Die MIS-Transistoren NQ15, NQ16 und NQ17, die selektiv gemäß den Eingangssignalen IN1 bis IN3 eingeschaltet werden und eine Logikschaltung bilden, sind parallel zwischen dem Vorladeknoten und dem Masseknoten angeordnet.
Der MIS-Transitor NTR16 ist ein ITR-Transistor mit einer großen Gatetunnelbarriere und kann ausreichend den Gatetunnelstrom unterdrücken. Die MIS-Transistoren NQ15 bis NQ17 sind MIS-Transistoren mit dünnen Gateisolierfilmen und führen Tätigkeiten mit hoher Geschwindigkeit gemäß den entsprechenden Eingangssignalen IN1 bis IN3 durch. Ein Betrieb der in 71 gezeigten Halbleitervorrichtung wird nun mit Bezugnahme auf ein Signalwellenformdiagramm von 72 beschrieben.
In dem normalen Modus zum Verarbeiten von Signalen und/oder Daten ist ein Schlafmodusbefehlssignal SLEEP auf dem L-Pegel, und der MIS-Transistor NTR16 hält den Auszustand. Der MIS-Transistor NTR16 ist ein ITR-Transistor, und sowohl der Gatetunnelstrom als auch der Ausleckstrom sind klein. In dem normalen Modus werden der aktive Zyklus und der Bereitschaftszyklus wiederholt. In dem aktiven Zyklus nimmt das Vorladebefehlssignal /ΦPR wiederholt und abwechselnd den inaktiven und den aktiven Zustand gemäß dem Aktivierungsbefehlssignal ACT an. In der aktiven Periode (Zyklus) ist das Vorladebefehlssignal /ΦPR inaktiv. In diesem normalen Betriebsmodus wird der Vorladeknoten 150 unter Benutzung des MIS-Transistors PQ16 mit einem dünnen Gateisolierfilm vorgeladen. Daher kann in dem normalen Betriebsmodus der Vorladeknoten 150 gemäß dem Aktivierungsbefehlssignal ACT schnell geladen und entladen werden.
In dem Schlafmodus nimmt das Schlafmodusbefehlssignal SLEEP den H-Pegel an, so daß der MIS-Transitor NTR16 eingeschaltet wird und der Vorladeknoten 150 auf dem Massespannungspegel fixiert wird. Das Vorladebefehlssignal /ΦPR hält den H-Pegel, und der MIS-Transistor PQ16 ist ausgeschaltet.
In dem Schlafmodus sind alle Eingangssignale IN1 bis IN3 auf den L-Pegel gesetzt, und alle MIS-Transistoren NQ15 bis NQ17 sind aus. In dem Schlafmodus, bei dem der niedrige Stromverbrauch notwendig ist, sind daher alle MIS-Transistoren PQ16 und NQ15 bis NQ17 mit den dünnen Gateisolierfilmen aus, so daß die Gatetunnelströme in den MIS-Transistoren PQ16 und NQ15 bis NQ17 unterdrückt werden können. Wenn der Schlafmodus endet, kehrt das Schlafmodusbefehlssignal SLEEP zu dem L-Pegel zurück, und der MIS-Transistor NTR16 wird ausgeschaltet. Wenn dieses Schlafmodusbefehlssignal SLEEP den L-Pegel annimmt, nimmt das Vorladebefehlssignal /ΦPR den L-Pegel an, so daß der MIS-Transistor PQ16 eingeschaltet wird und den Vorladeknoten 150 schnell auf den Pegel der Stromversorgungsspannung Vcc vorlädt. Für den Übergang von dem Schlafmodus zu dem Bereitschaftsmodus in dem normalen Modus ist eine Periode vor dem Start des aktiven Zyklus in Spezifikationen vorgeschrieben, und eine ausreichende Zeit ist sichergestellt. Bei dem Übergang von dem Schlafmodus zu dem Bereitschaftsmodus kann daher der Vorladeknoten 150 zuverlässig auf einen vorbestimmten Spannungspegel unter Benutzung des MIS-Transistors PQ16 zum Vorladen vorgeladen werden.
73 zeigt schematisch eine Struktur des Abschnittes, der das Vorladebefehlssignal und das Schlafmodusbefehlssignal erzeugt, die in 71 gezeigt sind. Der in 73 gezeigte Steuersignalerzeugerabschnitt enthält eine Moduserfassungsschaltung 170, die das extern angelegte Betriebsmodusbefehlssignal CMD empfängt und selektiv das Aktivierungsbefehlssignal ACT und das Schlafmodusbefehlssignal SLEEP gemäß dem bezeichneten Betriebsmodus erzeugt, kaskadengeschaltete Inverterschaltungen 171 und 172 von zwei Stufen zum Empfangen des Aktivierungsbefehlssignals ACT von der Moduserfassungsschaltung 170 und eine OR-Schaltung 173, die das Ausgangssignal der Inverterschaltung 172 und das Schlafmodusbefehlssignal SLEEP empfängt und das Vorladebefehlssignal /ΦPR erzeugt.
Wenn das Betriebsmodusbefehlssignal CMD den aktiven Zyklus bezeichnet, nimmt das Aktivierungsbefehlssignal ACT den H-Pegel an. Daher wird das Vorladebefehlssignal /ΦPR aktiv, wenn das Schlafmodusbefehlssignal SLEEP auf dem L-Pegel ist. Wenn das Schlafmodusbefehlssignal SLEEP auf dem L-Pegel ist, wird das Vorladebefehlssignal /ΦPR gemäß dem Aktivierungsbefehlssignal ACT erzeugt.
Wenn das Schlafmodusbefehlssignal SLEEP den aktiven Zustand des H-Pegels annimmt, ist das von der OR-Schaltung 173 erzeugte Vorladebefehlssignal /ΦPR auf dem H-Pegel fixiert. Daher kann die Aktivierungsweise des Vorladebefehlssignals /ΦPR gemäß dem Betriebsmodus geschaltet werden. Bei dieser sechsten Modifikation kann das Vorladebefehlssignal /ΦPR in der Form eines Einpulses erzeugt werden.
Die Halbleitervorrichtung der sechsten Modifikation der zwölften Ausführungsform der vorliegenden Erfindung, die in 71 gezeigt ist, weist die allgemeine Form auf, die im wesentlichen die gleiche wie die in 70 ist.
Gemäß der zwölften Ausführungsform der vorliegenden Erfindung wird, wie oben beschrieben wurde, der MIS-Transistor mit einem dünnen Gateisolierfilm zum Unterstützen der Vorladetätigkeit in dem Fall benutzt, in dem der MIS-Transistor mit einer großen Gatetunnelbarriere als der MIS-Transistor zum Vorladen benutzt wird. In dem Fall, in dem der MIS-Transistor mit einem dünnen Gateisolierfilm als der MIS-Transistor zum Vorladen benutzt wird, wird dieser MIS-Transistor zum Vorladen kontinuierlich ausgeschaltet gehalten oder während nur einer kurzen Zeit in dem Modus, der die Verringerung in dem Stromverbrauch benötigt, eingeschaltet gehalten. Daher kann der Tunnelstrom unterdrückt werden, ohne daß nachteilig die Betriebsgeschwindigkeit beeinflußt wird in dem Bereitschaftszustand, in dem die Verringerung des Stromverbrauchs notwendig ist.
[Dreizehnte Ausführungsform]
74A zeigt schematisch eine Struktur eines Hauptabschnittes einer Halbleitervorrichtung gemäß einer dreizehnten Ausführungsform der vorliegenden Erfindung. Die in 74A gezeigte Halbleitervorrichtung ist eine dynamische Halbleiterspeichervorrichtung (DRAM) und enthält ein Speicherzellenfeld 200 mit einer Mehrzahl von in Zeilen und Spalten angeordneten Speicherzellen. Die Speicherzellen, die in Zeilen und Spalten in dem Speicherzellenfeld 200 angeordnet sind, sind dynamische Speicherzellen und benötigen Auffrischspeicherdaten in vorbestimmten Intervallen.
Diese Halbleitervorrichtung enthält weiter: eine zeilenadreßbezogene Schaltung 203 zum Erzeugen einer Zeilenadresse, die eine Zeile in dem Speicherzellenfeld 200 bezeichnet; einen zeilenbezogenen Schaltungsblock 204, der eine Wortleitungstreiberschaltung zum Treiben einer Wortleitung, die entsprechend der adressierten Zeile in dem Speicherzellenfeld 200 angeordnet ist, auf den ausgewählten Zustand gemäß der von der zeilenadreßbezogenen Schaltung 203 empfangenen Zeilenadresse enthält; und eine lesebezogene Schaltung zum Erfassen und Verstärken von Daten der mit der ausgewählten Zeile verbundenen Speicherzellen; und einen spaltenbezogenen Schaltungsblock 205, der eine Peripherieschaltungsanordnung zum Durchführen einer Spaltenauswahl und Eingeben/Ausgeben von Daten enthält.
Die zeilenadreßbezogene Schaltung 203 enthält einen Zeilenadreßpuffer, der eine angelegte Zeilenadresse empfängt und eine interne Zeilenadresse erzeugt, eine Zeilendecodierschaltung zum Decodieren der von dem Zeilenadreßpuffer empfangenen Zeilenadresse und eine zeilenadreßbezogene Steuerschaltung zum Steuern der Tätigkeiten des Zeilenadreßpuffers und der Zeilendecodierschaltung.
Der zeilenbezogene Schaltungsblock 204 enthält die Wortleitungstreiberschaltung, und die lesebezogene Schaltung enthält weiter eine zeilenbezogene Steuerschaltung zum Steuern der Tätigkeiten der Wortleitungstreiberschaltung und der lesebezogenen Schaltung. Der zeilenbezogene Schaltungsblock 204 enthält weiter Schaltungen wie eine Schaltung zum Steuern von Vorlade/Ausgleichsschaltungen, die entsprechend den Spalten in dem Speicherzellenfeld 200 angeordnet sind, zum Vorladen der Spalten auf einen vorbestimmten mittleren Spannungspegel, eine Bitleitungsisolationsgatesteuerschaltung zum Steuern des Leitens/Nichtleitens von Bitleitungsisolationsgates in einer ge teilten Leseverstärkerstruktur, wenn sie verwendet wird. Der spaltenbezogene Schaltungsblock 205 enthält andere Peripherieschaltungen, die tätig sind, wenn ein Spaltenauswahlbefehl angelegt wird.
Die Halbleitervorrichtung enthält weiter einen Auffrischadreßzähler 201, der eine Auffrischadresse erzeugt, die eine in dem Auffrisch(Selbstauffrisch)modus aufzufrischende Zeile bezeichnet und ein Auffrischzeitglied 202, das eine Auffrischanforderung in vorbestimmten Intervallen in dem Selbstauffrischmodus ausgibt. Die von dem Auffrischadreßzähler 201 erzeugte Auffrischadresse wird an die zeilenadreßbezogene Schaltung 203 angelegt. Das von dem Auffrischzeitglied 202 ausgegebene Auffrischanforderungssignal wird an die zeilenadreßbezogene Schaltung 203 und den zeilenbezogenen Schaltungsblock 204 zum Steuern der Tätigkeiten davon in dem Auffrischmodus angelegt.
Der Selbstauffrischmodus enthält eine aktive Auffrischperiode zum tatsächlichen Durchführen des Auffrischens und eine Auffrischbereitschaftsperiode zum Erwarten der Auffrischanforderung. Entsprechend enthält der normale Betriebsmodus den aktiven Zyklus und den Bereitschaftszyklus. Der Selbstauffrischmodus begleitet normalerweise den Modus niedrigen Energieverbrauchs, und es ist bevorzugt, den Stromverbrauch in dem Selbstauffrischmodus zu minimieren. In Hinblick darauf sind die in dem Auffrischmodus tätigen Auffrischadreßzähler 201 und Auffrischzeitglied 202 aus ITR-Transistoren mit großen Gatetunnelbarrieren wie Dickfilmtransistoren gebildet, die jeweils einen dicken Gateisolierfilm aufweisen.
Im Gegensatz dazu wird von der zeilenadreßbezogenen Schaltung 203, dem zeilenbezogenen Shaltungsblock 204 und dem spaltenbezogenen Schaltungsblock 205 verlangt, daß sie in dem norma len Betriebsmodus tätig sind, und es wird verlangt, daß sie eine schnelle Betriebsfähigkeit aufweisen. Daher sind die zeilenadreßbezogene Schaltung 203, der zeilenbezogene Schaltungsblock 204 und der spaltenbezogene Schaltungsblock 205 aus MIS-Transistoren jeweils mit einem dünnen Gateisolierfilm gebildet.
Selbst wenn der Auffrischadreßzähler 201 und das Auffrischzeitglied 202 aus ITR-Transistoren mit großen Gatetunnelbarrieren gebildet sind, gibt es im wesentlichen kein Problem, da diese Komponenten nicht in dem Selbstauffrischmodus schnell tätig sein müssen. Wenn die zeilenadreßbezogene Schaltung 203, der zeilenbezogene Schaltungsblock 204 und der spaltenbezogene Schaltungsblock 205 in dem Auffrischbereitschaftsmodus während des Selbstauffrischmodus sind, werden die Gatetunnelströme grundsätzlich durch die Strukturen der bereits beschriebenen ersten und dritten Ausführungsform unterdrückt. Die Stromlieferung für diese Schaltungen und Blöcke kann gestoppt werden. Folglich kann der Stromverbrauch in dem Selbstauffrischmodus verringert werden, ohne daß die schnelle Betriebsfähigkeit in dem normalen Betriebsmodus verschlechtert wird.
In 74A wird die Tätigkeit zum Unterdrücken des Gatetunnelstromes z. B. durch Stoppen der Lieferung der Stromversorgungsspannung für den spaltenbezogenen Schaltungsblock 205 einschließlich anderer Peripherieschaltungen in dem Selbstauffrischmodus durchgeführt. Bezüglich der zeilenadreßbezogenen Schaltung 203 und des zeilenbezogenen Schaltungsblocks 204, die sich auf die Zeilenauswahl beziehen, werden die Mechanismen zum Unterdrücken des Gatetunnelstroms davon selektiv gemäß dem Auffrischbereitschaftszustands und des aktiven Auffrischzustands in dem Selbstauffrischmodus aktiviert.
74B zeigt eine Struktur einer Stufe in dem in 74A gezeigten Auffrischadreßzähler 201. Die in 74B gezeigte Struktur wird durch eine benötigte Zahl von Stufen verwendet, deren Zahl von der Zahl der Auffrischadreßbit abhängt. In 74B enthält der Auffrischadreßzähler 201 getaktete Inverter 201a und 201b, die selektiv als Reaktion auf ein Auffrischadreßbit /Qi-1 aktiviert werden, zum Invertieren eines Signals, das daran während des aktiven Zustands angelegt ist, einen Inverter 201c, der das Ausgangssignal des getakteten Inverters 201b invertiert und an den Eingang des getakteten Inverters 201a anlegt, eine Inverterverriegelung 201d, die den Ausgang des getakteten Inverters 201a verriegelt, und eine Inverterverriegelung 201e, die das Ausgangssignal des getakteten Inverters 201b verriegelt. Der getaktete Inverter 201b erzeugt das Auffrischadreßbit Qi. Alle diese Inverter sind aus ITR-Transistoren z. B. mit dicken Gateisolierfilmen gebildet. Ein Betrieb des in 74B gezeigten Auffrischadreßzählers wird nun kurz beschrieben.
Wenn das Bit /Qi-1 auf dem H-Pegel ist, ist der getaktete Inverter 201a in einem Zustand hoher Ausgangsimpedanz, und der getaktete Inverter 201b wird aktiviert zum Invertieren des von der Inverterverriegelung 201d verriegelten Signals zum Erzeugen des Bit Qi. Da das Bit Qi durch die Inverterverriegelung 201d verriegelt wird, ändert sich das Bit Qi, wenn das Bit /Qi-1 den H-Pegel annimmt. Somit ändert sich der Logikpegel des höheren Bit Qi, wenn sich das untere Bit Qi-1 von dem H-Pegel zu dem L-Pegel ändert. Während das Bit /Qi-1 auf dem L-Pegel ist, ist der getaktete Inverter 201b in dem Zustand hoher Ausgangsimpedanz, und das Bit Qi ändert sich nicht. Die Zählschaltung kann aus irgendeiner Struktur gebildet sein, solange sich der Logikpegel des höheren Bit ändert, wenn sich das niedrigere Bit von dem H-Pegel zu dem L-Pegel ändert und einen Übertrag von dem unteren Bit erzeugt.
Das Auffrischzeitglied kann eine Schaltungsstruktur ähnlich zu einer herkömmlichen Struktur aufweisen, die eine Lade/Entladezeit eines Kondensators benutzt.
[Erste Modifikation]
75 zeigt schematisch eine Struktur einer ersten Modifikation der dreizehnten Ausführungsform der vorliegenden Erfindung. In 75 sind eine zeilenadreßbezogene Schaltung 206 und ein zeilenbezogener Schaltungsblock 207, die in dem Auffrischmodus aktiviert werden, entsprechend zu der zeilenadreßbezogenen Schaltung 203 bzw. dem zeilenbezogenen Schaltungsblock 204 angeordnet. Dieser zeilenbezogene Schaltungsblock 207 und die zeilenadreßbezogene Schaltung 206 sind nur im Auffrischmodus tätig und enthalten als ihre Komponenten ITR-Transistoren, die z. B. Dickfilmtransistoren mit entsprechenden dicken Gateisolierfilmen sind.
Die zeilenadreßbezogene Schaltung 203 und der zeilenbezogene Schaltungsblock 204 enthalten als ihre Komponenten MIS-Transistoren mit dünnen Gateisolierfilmen und führen eine Zeilenauswahltätigkeit in dem Speicherzellenfeld 200 in dem normalen Betriebsmodus durch. In dem Auffrischmodus (Selbstauffrischmodus) führen die zeilenadreßbezogene Schaltung 206 und der zeilenbezogene Schaltungsblock 207 die Zeilenauswahltätigkeit in dem Speicherzellenfeld 200 durch. Stromversorgungsspannungen und andere der zeilenadreßbezogenen Schaltung 203 und des zeilenbezogenen Schaltungsblocks 204 werden zum Unterdrücken der Gatetunnelströme in dem Auffrischmodus gesteuert.
In dem spaltenbezogenen Schaltungsblock 205 mit anderen Peripherieschaltungen wird der Gatetunnelstromverringerungsmechanismus entsprechend in dem Auffrischmodus und in dem Bereitschaftsmodus aktiviert.
In der Decodierschaltung oder ähnliches der zeilenadreßbezogenen Schaltung 206, die einen Dickfilmtransistor verwendet, werden Maßnahmen wie Zunahme der Stromversorgungsspannung durchgeführt, wie notwendig ist, so daß der Einfluß durch die Schwellenspannung des Dickfilmtransistors zum Sicherstellen von genauen Tätigkeiten ausreichend unterdrückt wird.
Wie oben beschrieben wurde, ist die zeilenauswahlbezogene Schaltung, die in dem normalen Betriebsmodus tätig ist, unabhängig von der zeilenauswahlbezogenen Schaltung, die in dem Selbstauffrischmodus tätig ist. Dadurch kann der Stromverbrauch aufgrund des Gatetunnelstroms in dem Selbstauffrischmodus verringert werden, ohne daß die Betriebseigenschaften in dem normalen Betriebsmodus verschlechtert werden.
Die lesebezogenen Schaltungen, die in den zeilenbezogenen Schaltungsblöcken 204 und 207 enthalten sind, sind aus einem Schaltungsblock gebildet, der die Tätigkeiter der in dem Speicherfeld 200 angeordneten Leseverstärker steuert. Für die Leseverstärker ist es nicht notwendig, die Leseverstärkerschaltung für den normalen Betriebsmodus und die Leseverstärkerschaltung für den Auffrischmodus unabhängig voneinander vorzusehen. Dieses ist so, da über Kreuz verbundene MIS-Transistoren, die die Leseverstärkerschaltung bilden, alle in dem Bereitschaftszustand aus sind. Es kann jedoch ein Leseverstärkeraktivierungstransistor zum Aktivieren der Leseverstärkerschaltung in dem Selbstauffrischmodus unabhängig von dem in dem normalen Betriebsmodus tätigen vorgesehen werden. Dieser Leseverstärkeraktivierungstransistor für den Auffrischmodus braucht nur aus einem MIS-Transistor mit einer großen Gatetunnelbarriere und einer kleinen Stromtreiberfähigkeit gebildet zu sein, so daß der mittlere Gleichstrom während der Tätigkeit der Leseverstärkerschaltung verringert wird. Somit kann der Gleichstromverbrauch in dem Selbstauffrischmodus verringert werden.
76 zeigt schematisch eine Struktur eines Steuerabschnitts für die in 75 gezeigte Struktur. Der Steuerabschnitt in 76 enthält eine Auffrischmoduserfassungsschaltung 210 zum Erfassen, daß der Selbstauffrischmodus gemäß dem Betriebsmodusbefehlssignal CMD bezeichnet ist, einen Multiplexer (MUX) 214 zum Auswählen von einer der Ausgaben der zeilenbezogenen Schaltungsblöcke 207 und 204 gemäß einem Auffrischmodusbefehlssignal SRF, das von der Auffrischmoduserfassungsschaltung 210 erzeugt ist, und einen Gatetunnelstromverringerungsmechanismus 212 zum Durchführen der Leistungssteuerung und anderer der zeilenadreßbezogenen Schaltung 203 und des zeilenbezogenen Schaltungsblocks 204 gemäß dem Auffrischmodusbefehlssignal SRF. Die Auffrischmoduserfassungsschaltung 210 enthält als ihre Komponenten MIS-Transistoren jeweils mit einer großen Gatetunnelbarriere.
Wenn der Auffrischmodus durch die Aktivierung des Auffrischmodusbefehlssignals SRF bezeichnet wird, führt der Gatetunnelstromverringerungsmechanismus 212 die Stromversorgungssteuerung und anderer für die zeilenadreßbezogene Schaltung 203 und den zeilenbezogenen Schaltungsblock 204 so durch, daß der Gatetunnelstrom davon verringert werden kann. Der Gatetunnelstromverringerungsmechanismus 212 kann einfach zum Unterbrechen der Lieferung der Stromversorgungsspannung an die zei lenadreßbezogene Schaltung 203 und den zeilenbezogenen Schaltungsblock 204 aufgebaut sein.
In dem Auffrischmodus wählt der Multiplexer 214 die Ausgangssignale von dem in der Wortleitungstreiberschaltung und der lesebezogenen Schaltung enthaltenen zeilenbezogenen Schaltungsblock 207 und legt sie an das Speicherzellenfeld 200 an. Das von der Auffrischmoduserfassungsschaltung 210 erzeugte Selbstauffrischmodusbefehlssignal SRF wird an das Auffrischzeitglied 202 und den spaltenbezogenen Schaltungsblock 205 angelegt. Ein Gatetunnelstromverringerungsmechanismus ist entsprechend für den spaltenbezogenen Schaltungsblock vorgesehen, so daß die Stromversorgung oder Vorspannung des spaltenbezogenen Schaltungsblocks 205 so gesteuert wird, daß der Tunnelstrom gemäß dem Auffrischmodusbefehlssignal SRF verringert wird. Das Auffrischzeitglied 202 gibt eine Auffrischanforderung zu vorbestimmten Intervallen aus, während das Auffrischmodusbefehlssignal SRF aktiv ist.
Die zeilenadreßbezogene Schaltung 206 und der zeilenbezogene Schaltungsblock 207 können so aufgebaut sein, daß sie selektiv gemäß dem Auffrischmoduserfassungssignal aktiviert werden, das von der Auffrischmoduserfassungsschaltung 210 erzeugt wird, und daß ihre Belieferung mit der Stromversorgungsspannung gestoppt wird, wenn der normale Betriebsmodus bezeichnet ist und da Auffrischmodusbefehlssignal SRF inaktiv ist.
[Zweite Modifikation]
77 zeigt schematisch eine Struktur einer zweiten Modifikation der dreizehnten Ausführungsform der vorliegenden Erfindung. Die in 77 gezeigte Struktur unterscheidet sich in dem folgenden Punkt von der in 74 gezeigten Struktur. Ein MIS-Transistor PTR20, der an seinem Gate ein Vorladebefehlssignal /ΦPWR1 empfängt, ist für die zeilenadreßbezogene Schaltung 203 und den zeilenbezogenen Schaltungsblock 204 vorgesehen. Ebenfalls ist ein MIS-Transistor PTR22, der selektiv als Reaktion auf ein Vorladebefehlssignal /ΦPWR2 eingeschaltet wird, als ein Stromversorgungssteuertransistor für die spaltenbezogene Schaltung 205 vorgesehen.
Die MIS-Transistoren PTR20 und PTR22 sind ITR-Transistoren mit großen Gatetunnelbarrieren. Die zeilenadreßbezogene Schaltung 203 und die Schaltung 204 (d. h. die Wortleitungstreiber und lesebezogene Schaltung 204) enthalten MIS-Transistoren jeweils mit einem Gateisolierfilm einer minimierten Dicke als Komponenten davon. Die spaltenbezogene Schaltung 205, die andere Peripherieschaltungen enthält, ist aus MIS-Transistoren mit dünnen Gateisolierfilmen gebildet. Strukturen ungleich den obigen sind im wesentlichen die gleichen wie jene in 74 gezeigten. Ein Betrieb der in 77 gezeigten Halbleitervorrichtung wird nun unter Bezugnahme auf ein Signalwellenformdiagramm von 78 beschrieben.
In dem normalen Betriebsmodus ist das Auffrischmodusbefehlssignal SRF auf dem L-Pegel. In diesem Zustand sind die beiden Stromversorgungssteuersignale /ΦPWR1 und /ΦPWR2 auf dem L-Pegel, und die Stromversorgungstransistoren PTR20 und PTR22 sind ein. Daher sind die zeilenadreßbezogene Schaltung 203, die zeilenbezogene Schaltung 204 und die spaltenbezogene Schaltung 205 schnell gemäß den angelegten Signalen tätig.
Wenn der Auffrischmodus bezeichnet wird, steigt das Auffrischmodusbefehlssignal SRF auf den H-Pegel. Reagierend nimmt das Stromversorgungssteuersignal /ΦPWR2 den H-Pegel an, und der Stromversorgungstransistor PTR22 wird ausgeschaltet. Dadurch stoppt die Versorgung mit der Stromversorgungsspannung zu der spaltenbezogenen Schaltung 205, so daß der Stromverbrauch der spaltenbezogenen Schaltung (anders als die Peripherieschaltungen) 205 verringert wird. Wenn das Auffrischmodusbefehlssignal SRF auf dem H-Pegel ist, wird ein Auffrischaktivierungssignal RFACT, das gemäß einer Auffrischanforderung erzeugt wird, die von dem Auffrischzeitglied 202 ausgegeben wird, aktiviert, und das Stromversorgungssteuersignal /ΦPWR1 nimmt den L-Pegel an. In diesem Auffrischmodus wird, wenn das Auffrischaktivierungssignal RFACT auf dem L-Pegel oder inaktiv ist, die Halbleitervorrichtung in dem Bereitschaftszustand versetzt. In diesem Bereitschaftszustand ist das Vorladebefehlssignal /ΦPWR1 auf dem H-Pegel. In dem Auffrischmodus ist daher der Stromversorgungstransistor PTR20 ein, während die Auffrischtätigkeit (Zeilenauswahltätigkeit) durchgeführt wird. In dem Bereitschaftszustand stoppt die Lieferung der Stromversorgungsspannung an die zeilenadreßbezogene Schaltung 203 und die zeilenbezogene Schaltung (Wortleitungstreiber und lesebezogene Schaltung) 204. Somit kann der Stromverbrauch in dem Auffrischmodus verringert werden.
Bei der in 77 gezeigten Struktur steuern der Stromversorgungstransistor PTR20 und PTR22 die Lieferung der Stromversorgungsspannung. Diese Stromversorgungstransistoren PTR20 und PTR22 können jedoch durch den Gatetunnelstromunterdrückungsmechanismus von irgendeiner der ersten oder dritten Ausführungsform ersetzt werden, in denen eine tiefe Wannenvorspannung verwendet wird, die Polarität der Stromversorgungsspannung wird geschaltet, oder eine Unterstromversorgungsleitung wird in der hierarchischen Stromversorgungsstruktur isoliert. Der Gatetunnelstromverringerungsmechanismus kann so aufgebaut sein, daß er aktiviert wird, wenn die Stromversorgungssteuersignale /ΦPWR1 und /ΦPWR2 inaktiv sind.
79 zeigt eine Struktur für einen Abschnitt, der die in 78 gezeigten Steuersignale erzeugt. Das Auffrischmodusbefehlssignal SRF wird von der Moduserfassungsschaltung 210 erzeugt, die die Bezeichnung des Auffrischmodus gemäß dem Betriebsmodusbefehlssignal CMD erfaßt. Eine Pufferschaltung 220 puffert das Auffrischmodusbefehlssignal SRF zum Erzeugen des Stromversorgungssteuersignals /ΦPWR2. In 79 enthält die Pufferschaltung 220 z. B. kaskadengeschaltete Inverter zweier Stufen.
Das Auffrischzeitglied 202 gibt ein Auffrischanforderungssignal REFQ zu vorbestimmten Intervallen aus, wenn das Auffrischmodusbefehlssignal SRF auf dem H-Pegel und aktiv ist. Eine Einpulserzeugerschaltung 222 erzeugt einen Einpuls mit einer vorbestimmten Zeitbreite gemäß dem Auffrischanforderungssignal REFQ. Der von der Einpulserzeugerschaltung 222 erzeugte Einpuls wird als Auffrischaktivierungssignal RFACT an die Schaltungsblöcke 203 und 204 angelegt. Während das Auffrischaktivierungssignal RFACT aktiv ist, werden Zeilenauswahl als auch Erfassen, Verstärken und Wiederherstellen der Daten durchgeführt.
Dieser Steuersignalerzeugerabschnitt enthält eine NAND-Schaltung 224, die das Auffrischmodusbefehlssignal SRF und das Auffrischaktivierungssignal RFACT empfängt, und eine AND-Schaltung 226, die das Ausgangssignal von der NAND-Schaltung 224 und das Auffrischmodusbefehlssignal SRF empfängt. Die AND-Schaltung 226 erzeugt das Stromversorgungssteuersignal /ΦPWR1.
In dem normalen Betriebsmodus ist das Auffrischmodusbefehlssignal SRF auf dem L-Pegel, und das Stromversorgungssteuersignal /ΦPWR1 hält den L-Pegel. Wenn das Auffrischmodusbefehls signal SRF auf dem H-Pegel ist, ist die AND-Schaltung 226 als Pufferschaltung tätig, und die NAND-Schaltung 224 ist als eine Inverterschaltung tätig. In dem Auffrischmodus wird daher das Stromversorgungssteuersignal /ΦPWR1 als ein invertiertes Signal des Auffrischaktivierungssignals RFACT erzeugt.
Das Auffrischaktivierungssignal RFACT kann von nur einem Setz/Rücksetz-Flipflop erzeugt werden, das gemäß dem Auffrischanforderungssignal REFQ gesetzt wird und nach Ablauf einer vorbestimmten Zeit von der Erzeugung des Leseverstärkeraktivierungssignals zurückgesetzt werden, statt von der Einpulserzeugerschaltung 222.
Diese Steuersignalerzeugerschaltung enthält als ihre Komponenten MIS-Transistoren mit großen Gatetunnelbarrieren. In dem Selbstauffrischmodus ist eine schnelle Betriebsleistung nicht notwendig. In dem normalen Modus sind die Stromversorgungssteuersignale /ΦPWR1 und /ΦPWR2 beide auf dem L-Pegel fixiert, und daher wird das schnelle Betriebsmerkmal äberhaupt nicht in dem normalen Modus gestört, so daß kein Problem auftritt.
Die Steuersignale /ΦPWR1 und /ΦPWR2 können beide auf dem L-Pegel in dem normalen Modus sein. Weiter kann in dem Auffrischmodus das Steuersignal /ΦPWR1 für den aktiven Auffrischzutand aktiv sein und kann für den Auffrischbereitschaftszustand inaktiv sein, und das Steuersignal /ΦPWR2 kann während des Auffrischmodus inaktiv sein. Jegliche Struktur kann zum Erzeugen der Steuersignale /ΦPWR1 und /ΦPWR2 benutzt werden, solange die obigen Signalbedingungen erfüllt sind.
[Dritte Modifikation]
80 zeigt schematisch eine Struktur einer dritten Modifikation der dreizehnten Ausführungsform der vorliegenden Erfindung. In 80 enthält eine Halbleitervorrichtung 250 einen DRAM-Abschnitt und einen Logikabschnitt. Diese Halbleitervorrichtung ist eine System-LSI mit einer Logik und einem DRAM-Abschnitt, die auf einem gemeinsamen Halbleiterchip angebracht sind. Der DRAM-Abschnitt enthält das Speicherzellenfeld 200, die zeilenadreßbezogene Schaltung 203, die Wortleitungstreiber und lesebezogene Schaltung (zeilenbezogene Schaltung) 204, die spaltenbezogene Schaltung 205 mit anderen Peripherieschaltungen, den Auffrischadreßzähler 201 und das Auffrischzeitglied 202.
Mit der Ausnahme des Auffrischadreßzählers 201 und des Auffrischzeitgliedes benutzt dieser DRAM-Abschnitt als Schaltungskomponenten Logiktransistoren (MIS-Transistoren), die dünne Gateisolierfilme aufweisen und die gleichen wie die MIS-Transistoren sind, die in dem Logikabschnitt benutzt werden. Der Auffrischadreßzähler 201 und das Auffrischzeitglied 202 sind aus MIS-Transistoren (ITR-Transistoren) mit großen Gatetunnelbarrieren gebildet.
Dieses System-LSI kann in verschiedenen Arten von Betriebsmodi tätig sein und kann in aktiven/Bereitschaftszyklen während des normalen Zugriffszyklus als auch in dem Bereitschaftszustand niedrigen Stromverbrauches tätig sein, der einen Schlafmodus genannt wird. In dem Schlafmodus stoppt der Logikabschnitt seine Tätigkeit. In dem normalen Zugriffszyklus wird der Stromverbrauch von einigen zehn Milliampere in dem Logikab schnitt einschließlich der Logikschaltung erlaubt, selbst während eines internen Bereitschaftszustandes.
In dem Schlafmodus werden die folgenden Tätigkeiten ausgeführt. Der Logikabschnitt ist von der externen Stromversorgung isoliert zum Erzielen des niedrigen Stromverbrauchs der Logikschaltung. In dem DRAM-Abschnitt werden gespeicherte Daten in dem Speicherzellenfeld 200 mit einem minimalen Stromverbrauch gehalten. Folglich wird die Selbstauffrischtätigkeit in dem Schlafmodus mit einer notwendigen minimalen Leistung durchgeführt.
Der Stromversorgungstransistor PTR20 ist für die zeilenadreßbezogene Schaltung 203 und die zeilenbezogene Schaltung 204 vorgesehen. Der Stromversorgungstransitor PTR22 ist für die anderen Peripherieschaltungen (spaltenbezogene Schaltung 205) vorgesehen. Die Stromversorgungstransistoren PTR20 bzw. PTR22 sind ITR-Transistoren und empfangen eine Speicherstromversorgungsspannung Vcd. In dem Logikabschnitt ist ein Stromversorgungstransistor PTR24, der aus dem ITR-Transistor gebildet ist, als der Stromversorgungstransistor angeordnet. Der Stromversorgungstransistor PTR24 wird durch das Stromversorgungssteuersignal /ΦPWR2 gesteuert.
In dem normalen Betriebsmodus sind alle Stromversorgungstransistoren PTR20, PTR22 und PTR24 aus. Die Betriebswellenformen der Stromversorgungssteuersignale /ΦPWR1 und /ΦPWR2 sind die gleichen wie jene in 78. Wenn der Schlafmodus gesetzt ist und der DRAM-Abschnitt den Selbstauffrischmodus betrifft, wird die Stromversorgungsspannung an die zeilenadreßbezogene Schaltung 203 und Wortleitungstreiber und lesebezogene Schaltung (zeilenbezogene Schaltung 204) geliefert, oder der Tunnelleckstromverringerungsmechanismus wird inaktiv gehalten, während nur das Auffrischen gemäß dem Stromversorgungssteuersignal /ΦPWR1 durchgeführt wird. In dem Bereitschaftszustand während des Schlafmodus ist das Stromversorgungssteuersignal /ΦPWR1 zum Aktivieren des Tunnelstromverringerungsmechanismus gesetzt. Für die spaltenbezogene Schaltung 205 mit den anderen Peripherieschaltungen wird das Stromversorgungssteuersignal /ΦPWR2 zum Ausschalten des Stromversorgungstransistors PTR22 gesetzt, so daß die Lieferung der Stromversorgungsspannung an die spaltenbezogene Schaltung 205 stoppt.
Während des Schlafmodus ist der Stromversorgungstransistor PTR24 gemäß dem Stromversorgungssteuersignal /ΦPWR2 ausgeschaltet. Daher kann der Stromverbrauch des System-LSI in dem Schlafmodus verringert werden.
Für den Logikabschnitt empfängt der Stromversorgungstransistor PTR24 eine Logikstromversorgungsspannung Vcl. In diesem Logikabschnitt kann jedoch als eine Alternative für den Stromversorgungstransistor PTR24 die Lieferung der Logikstromversorgungsspannung Vcl extern gestoppt werden, und die Logikstromversorgungsspannung Vcl kann auf den Massespannungspegel intern entladen werden. In beiden Fällen wird nur verlangt, daß die Gatetunnelstromverringerungsmechanismen in dem Logikabschnitt und dem DRAM-Abschnitt aktiv sind, wenn die Stromversorgungssteuersignale /ΦPWR1 und /ΦPWR2 inaktiv sind.
In der Struktur des in 80 gezeigten System-LSI kann die Schaltung, die auf die Stromversorgungssteuersignale /ΦPWR1 und /ΦPWR2 in dem DRAM-Abschnitt reagiert, der Gatetunnelstromverringerungsmechanismus sein, der jede der Strukturen der vorangehenden Ausführungsformen aufweist.
81 zeigt schematisch eine Struktur eines Abschnitts zum Erzeugen der in 80 gezeigten Stromversorgungssteuersignale. In 81 enthält ein Stromversorgungssteuersignalerzeugerabschnitt eine Schlafmoduserfassungsschaltung 260, die ein Befehls-OPC decodiert, das z. B. von einer Systemsteuerung angelegt ist und den Eintritt und den Austritt des Schlafmodus erfaßt, und eine Moduserfassungsschaltung 262, die einen Selbstauffrischmoduseintrittsbefehl SRFin und ein Selbstmodusaustrittssignal SRFout von der Schlafmoduserfassungsschaltung 260 empfängt und das Selbstauffrischmodusbefehlssignal SRF erzeugt. Die Moduserfassungsschaltung 262 empfängt eine Speicherstromversorgungsspannung Vcd und enthält bevorzugt einen ITR-Transistor als ihre Komponente. Das Selbstauffrischbefehlssignal SRF wird an die in 79 gezeigte Schaltung zum Erzeugen der Stromversorgungssteuersignale /ΦPWR1 und /ΦPWR2 angelegt.
Die Schlafmoduserfassungsschaltung 260 ist in dem Logikabschnitt vorgesehen und empfängt die Logikstromversorgungsspannung Vcl als ihre Betriebsstromversorgungsspannung. In dem Logikabschnitt wird, wenn die Schlafmodusbezeichnung erfaßt wird, die Lieferung der Logikstromversorgungsspannung Vcl nach Ablauf einer vorbestimmten Zeit nach Ausgabe des Schlafmoduseintrittsbefehles SRFin abgeschnitten. Bei Freigabe des Schlafmodus liegt die Systemsteuerung einen Schlafmodusaustrittsbefehl als Befehl-OPC an, nachdem die Logikstromversorgungsspannung Vcl geliefert ist. In dem Schlafmodus ist daher die Schlafmoduserfassungsschaltung 260 genau zum Erzeugen des Selbstauffrischeintrittsbefehles SRFin und des Selbstauffrischaustrittsbefehles SRFout an die Moduserfassungsschaltung 262 tätig, selbst wenn die Lieferung der Stromversorgungsspannung Vcl in dem Logikabschnitt stoppt.
Die Schlafmoduserfassungsschaltung 260 kann alternativ so aufgebaut sein, daß sie die Speicherstromversorgungsspannung Vcd empfängt. In diesem Fall überwacht die Schlafmoduserfassungsschaltung 260 immer das Instruktions-OPC, das von der Systemsteuerung angelegt wird.
Die Speicherstromversorgungsspannung Vcd wird immer an den Auffrischadreßzähler 201 und das Auffrischzeitglied 202 geliefert.
[Vierte Modifikation]
82 zeigt schematisch eine Struktur einer vierten Modifikation der dreizehnten Ausführungsform der vorliegenden Erfindung. In 82 ist die Halbleitervorrichtung 250 ein System-LSI und enthält einen DRAM-Abschnitt und einen Logikabschnitt, die auf einem gemeinsamen Chip angebracht sind. In dem DRAM-Abschnitt sind Gatetunnelstromverringerungsmechanismen 270 und 272, die selektiv als Reaktion auf das Stromversorgungssteuersignal /ΦPWR1 aktiviert werden, für die zeilenadreßbezogene Schaltung 230 als auch die wortleitungstreiber- und lesebezogene Schaltung (zeilenbezogene Schaltung) 204 vorgesehen. Für die anderen Peripherieschaltungen (spaltenbezogene Schaltung 205) ist ein Gatetunnelstromverringerungsmechanismus 274, der selektiv als Reaktion auf das Stromversorgungssteuersignal /ΦPWR2 aktiviert wird, vorgesehen. Anstelle der Konfiguration des Stoppens der Stromversorgung können die Gatetunnelstromverringerungsmechanismen 270, 272 und 274 in irgendeine der Strukturen (Wannenvorspannungsänderungsstruktur, hierarchische Stromversorgungsstuktur, Sourcespannungsänderungsstruktur und andere) in den bereits beschriebenen Ausführungsformen aufgebaut sein.
Der Logikabschnitt wird mit der Logikstromversorgungsspannung Vcl beliefert. Die Logikstromversorgungsspannung Vcl für den Logikabschnitt wird nicht in dem Schlafmodus geliefert. Für den DRAM-Abschnitt wird die Speicherstromversorgungsspannung Vcd immer geliefert. Diese Stromversorgungssteuersignale /ΦPWR1 und /ΦPWR2 werden von dem in 81 gezeigten Steuersignalerzeugerabschnitt erzeugt. Durch Benutzen der in 82 gezeigten Struktur ist es entsprechend möglich, sowohl den Leistungsverbrauch des DRAM-Abschnittes als auch den Leistungsverbrauch des Logikabschnittes in dem Schlafmodus zu verringern, die mit dem niedrigen Stromverbrauch verknüpft sind selbst in dem Fall, in dem der DRAM-Abschnitt immer mit der Speicherstromversorgungsspannung Vcd beliefert wird.
Gemäß der dreizehnten Ausführungsform der vorliegenden Erfindung ist, wie oben beschrieben wurde, die Schaltungsanordnung, die sich nur auf die Auffrischtätigkeit bezieht, aus ITR-Transistoren gebildet. Für den anderen Schaltungsanordnungsabschnitt wird der Gatetunnelstromverringerungsmechanismus in dem Bereitschaftszustand aktiviert, der mit den niedrigen Stromverbrauch verknüpft ist. Daher kann der Stromverbrauch in dem Bereitschaftszustand verringert werden, der mit dem niedrigen Leistungsverbrauch verknüpft ist, ohne daß das schnelle Betriebsmerkmal verschlechtert wird.
[Vierzehnte Ausführungsform]
83 zeigt schematisch eine gesamte Struktur einer Halbleitervorrichtung gemäß einer vierzehnten Ausführungsform der vorliegenden Erfindung. In 83 enthält eine Halbleitervorrichtung 300 eine Mehrzahl von internen Schaltungen LK#1 bis LK#3, einen Scanpfad 302 mit einer Mehrzahl von Scanregistern (Flipflops) F1 bis F7, die für interne Knoten der internen Schaltungen LK#1 bis LK#3 vorgesehen sind, und eine Test- und Stromversorgungssteuerschaltung 304 zum Steuern der Stromversorgungen der internen Schaltungen LK#1 bis LK#3 und des Scanpfades 302 und auch zum Steuern eines Tests.
Die Scanregister F1 bis F7 des Scanpfades 302 sind in Reihe zwischen einen Scandateneingangsanschluß 309a und einen Scandatenausgangsanschluß 309b verbunden. In einem Testbetrieb werden Scandaten Scin aufeinanderfolgend über den Scanpfad 302 unter der Steuerung der Test- und Stromversorgungssteuerschaltung 304 übertragen und verriegelt. Darauf folgend sind die internen Schaltungen LK#1 bis LK#3 tätig, und die Resultate der Tätigkeit davon werden durch die Scanregister F1 bis F7 wieder verriegelt. Danach werden die durch die Scanregister F1 bis F7 verriegelten Daten aufeinanderfolgend über den Scanpfad 302 von einem Scandatenausgangsanschluß 309b als Scandaten SCout ausgegeben.
In dem normalen Betrieb sind die Scanregister F1 bis F7 als Durchgangsschaltungen tätig und übertragen die Signale auf den entsprechenden internen Knoten zu folgenden internen Schaltungen. In dem normalen Betrieb werden daher Signale/Daten über eine normale Eingangsanschlußgruppe 306 eingegeben, und die internen Schaltungen LK#1 bis LK#3 führen vorbestimmte Tätigkeiten durch. In diesem normalen Betrieb überträgt der Scanpfad 302 die Signale auf den entsprechenden internen Knoten zu den entsprechenden Knoten der internen Schaltungen an den folgenden Stufen. Das Verarbeitungsresultat der internen Schaltung LK#3 wird über eine normale Signalausgangsanschlußgruppe 308 ausgegeben.
Das Vorsehen des Scanpfades 302 in der Halbleitervorrichtung 300 erleichtert den Test der Halbleitervorrichtung. Genauer, durch Vorsehen des Scanpfades 302 können die internen Schaltungen LK#1 bis LK#3, die von den Scanregistern F1 bis F7 umgeben sind, individuell und unabhängig getestet werden. Bei dem Testbetrieb kann auf die internen Schaltungen LK#1 bis LK#3 in der Halbleitervorrichtung 300 direkt durch die externe Anschlußgruppe 306 oder über den Scanpfad 302 zugegriffen werden. Daher kann die Steuerbarkeit und die Beobachtbarkeit der internen Knoten der Halbleitervorrichtung 300 verbessert werden.
Für den Test von z. B. der internen Schaltung LK#2 wird ein Testmuster über den Scandateneingangsanschluß 309a in Scanregister F1 bis F3 gesetzt, die an den Eingangsknoten der internen Schaltung LK#2 vorgesehen sind. Die interne Schaltung LK#2 wird tätig, und ein Resultat dieser Tätigkeit wird in die Scanregister F7 und F6 aufgenommen, die an den Ausgangsknoten der internen Schaltung LK2 vorgesehen sind. Dann wird das Resultat als Scanausgangsdaten SCout über den Scanpfad 302 und den Scandatenausgangsanschluß 309b herausgenommen. Durch Beobachten der Scanausgangsdaten SCout kann der Betriebszustand der internen Schaltung LK#2 beobachtet werden.
Die Schiebe- und Verriegelungstätigkeiten in dem Scanpfad 202 werden durch die Test- und Stromversorgungssteuerschaltung 304 gesteuert. Die Test- und Stromversorgungsstetuerschaltung 304 steuert die Stromversorgung der internen Schaltungen LK#1 bis LK#3 und des Scanpfades 302. Die internen Schaltungen LK#1 bis LK#3 werden mit der Stromversorgungsspannung VCL beliefert. Die Scanregister F1 bis F7 des Scanpfades 302 werden mit einer Stromversorgungsspannung VCS beliefert. In dem Bereitschaftszustand, d. h. während des Schlafmodus, stoppt die Lieferung der Stromversorgungsspannung VCL zu den internen Schaltungen LK1# bis LK#3. Die Scanregister F1 bis F7 des Scanpfades 302 verriegeln die Ausgangsknoten der internen Schaltungen LK#1 und LK#2 vor diesem Stop der Stromversorgung. Die Scanregister F1 bis F7 des Scanpfades 302 sind mit Übertragungsgattern (Logikgattern) zum Schalten des Betriebes zwischen der Testtätigkeit und der normalen Tätigkeit versehen. Durch Benutzen des Logikgatters (Übertragungsgatters) wird das Übertragen und Verriegeln des Signals durchgeführt. Dadurch wird der Stromverbrauch der Halbleitervorrichtung 300 in dem Bereitschaftszustand, d. h. während des Schlafmodus verringert.
84 zeigt schematisch eine Struktur der in 83 gezeigten Test- und Stromversorgungssteuerschaltung 304. In 84 enthält die Test- und Stromversorgungssteuerschaltung 304: eine Teststeuerschaltung 312, die ein Betriebsmodusbefehlssignal MODE und ein Schiebetaktsignal SFT zum Steuern der Schiebetätigkeit des Scanpfades 302 gemäß dem Betriebsmodusbefehl OPC erzeugt; eine Moduserfassungsschaltung 313, die die Bezeichnung des Bereitschaftsmodus als Reaktion auf den Betriebsmodusbefehl OPC erfaßt; und einen Stromversorgungstransistor 314, der als Reaktion auf ein Bereitschaftsbefehlssignal ΦST einschaltet, das von der Moduserfassungsschaltung 313 empfangen wird, zum Isolieren der Hauptstromversorgungsleitung 311 von einer Stromversorgungsleitung 315 einer internen Schaltung.
Die Teststeuerschaltung 312 und die Moduserfassungsschaltung 313 werden extern mit einer Stromversorgungsspannung VEX durch einen Stromversorgungsknoten 310a bzw. 310b versorgt. Eine Hauptstromversorgungsleitung 311 ist mit einer Scanpfadstromversorgungsleitung 316 verbunden, und eine Scanpfadstromversorgungsspannung VCS entsprechend der externen Stromversorgungsspannung VEX wird immer an den Scanpfad 302 geliefert. Die Teststeuerschaltung 312, die Moduserfassungsschaltung 313 und der Stromversorgungstransistor 314 sind aus MIS-Transistoren mit große Gatetunnelbarrieren gebildet. Während der Testtätigkeit, die den Scanpfad 302 benutzt, wird eine schnelle Betriebsleistung nicht besonders zum Übertragen von Signalen über den Scanpfad 302 benötigt, und daher wird selbst mit der Teststeuerschaltung 312, die aus den MIS-Transistoren mit großen Gatetunnelbarrieren gebildet ist, kein wesentliches Problem verursacht.
85 zeigt schematisch eine Struktur von Scanregistern F1 bis F7, die den in 83 gezeigten Scanpfad 302 enthalten. Die Scanregister F1 bis F7 weisen die gleichen Strukturen auf, und 85 zeigt als Beispiel nur einen von ihnen als Scanregister F#.
In 85 enthält das Scanregister F#: einen Multiplexer (MUX) 320, der eines Schiebeeingangssignales SI und eines internen Signales DI gemäß einem Schiebemodusbefehlssignal SFMD auswählt; ein Flipflop (Schieberegister) 321, das das von dem Multiplexer 320 angelegte Signal aufnimmt und überträgt gemäß einem Schiebetaktsignal SFT; eine Durchgangsverriegelung 322, die das Ausgangssignal von dem Flipflop 321 gemäß einem Aktualisierungsbefehlssignal UPDATE aufnimmt; und einen Multiplexer (MUX) 323, der entweder das interne Signal DI oder das Ausgangssignal der Durchgangsverriegelung 322 gemäß einem Modusbefehlssignal MODE auswählt und ausgibt.
Das Schiebemodusbefehlssignal SFMD, das Modusbefehlssignal MO-DE, das Schiebetaktsignal SFT und das Aktualisierungsbefehlssignal UPDATE werden durch die in 84 gezeigte Teststeuerschaltung 312 erzeugt.
Das Schiebemodusbefehlssignal SFMD bezeichnet das auszuwählende Signal zwischen dem intern angelegten Signal DI und dem Signal (Scaneingangssignal) SI, die aus dem Scanregister an einer vorhergehenden Stufe in dem Scanpfad in dem Scantestmodus heraus verschoben ist. Das Flipflop 321 bildet ein Schieberegister in dem Scanpfad 302 und verschiebt das von dem Multiplexer 320 empfangene Signal gemäß dem Schiebetaktsignal SFT. Das Flipflop 321 erzeugt ein Schiebeausgangssignal SO für das Scanregister an der folgenden Stufe in dem Scanpfad 302. Die Durchgangsverriegelung 322 geht in einen Durchgangszustand zum Durchlassen des Ausgangssignals des Flipflop 321 dadurch, wenn das Aktualisierungsbefehlssignal UPDATE aktiv wird. Wenn das Aktualisierungsbefehlssignal UPDATE inaktiv ist, geht die Durchgangsverriegelung 322 in den Verriegelungszustand und verriegelt nur das Ausgangssignal SO des Flipflop 321, wobei der Durchgang des Ausgangssignals von dem Flipflop 321 verboten wird.
Der Multiplexer 323 wählt das interne Signal DI aus, wenn das Modusbefehlssignal MODE den normalen Betriebsmodus bezeichnet, und er wählt das von der Durchgangsverriegelung 322 angelegte Signal, wenn der Testbetriebsmodus bezeichnet ist.
Bei dem Übergang zu dem Bereitschaftszustand wird das Scanregister F# benutzt, und der Multiplexer 320 und das Flipflop 321 werden zum Verriegeln des internen Signals DI in dem Flipflop 321 betrieben. In diesem Bereitschaftszustand hält das Flipflop 321 das Signal auf einem internen Knoten der Halbleitervorrichtung 300, selbst wenn die Stromversorgung zu den internen Schaltungen LK#1 bis LK#3 in dem Bereitschaftszustand abgeschnitten ist.
Nach Beendigung des Bereitschaftszutandes wird das in dem Flipflop 321 gehaltene Signal an die interne Spannung durch Versetzen der Durchgangsverriegelung 322 in den Durchgangszustand und den Multiplexer 323 angelegt zum Auswählen des von der Durchgangsverriegelung 322 angelegten Signals. Dadurch können die internen Schaltungen LK#1 bis LK#3 schnell in den ursprünglichen Zustand zurückkehren. In der Struktur des in 83 gezeigten Scanpfades ist die interne Schaltung LK#1 nicht an ihrem Eingangsknoten mit einem Flipflop versehen. Der Eingangsknoten der internen Schaltung LK#1 ist jedoch mit der normalen Signaleingangsanschlußgruppe 306 verbunden, und die normale Eingangsanschlußgruppe 306 kann in den ursprünglichen Zustand (durch eine externe Vorrichtung) wiedergewonnen werden unmittelbar nach der Beendigung des Bereitschaftszutandes, so daß der Zustand der internen Schaltung LK#1 zu dem ursprünglichen Zustand wiedergewonnen werden kann.
Ein Betrieb der in 83 bis 85 beschriebenen Schaltungen wird nun unter Bezugnahme auf ein Zeitablaufdiagramm von 86 beschrieben.
Wenn der Betriebsmodusbefehl OPC den Bereitschaftszustand befiehlt, der mit einem niedrigen Energieverbrauch verknüpft ist, aktiviert die Teststeuerschaltung 312 zuerst das Schiebetaktsignal SFT. In dem normalen Betriebsmodus wird das Schiebemodusbefehlssignal SFMD auf z. B. den L-Pegel gesetzt, und der Multiplexer (MUX) 320 wählt das interne Signal DI, das von der internen Schaltung an der vorhergehenden Stufe gesendet wurde. Daher nimmt das Flipflop 321 das durch den Multiplexer 320 angelegte interne Signal gemäß dem Schiebetaktsignal SFT auf. Wenn das Schiebetaktsignal SFT inaktiv wird, verriegelt das Flipflop 321 das interne Signal DI, die Moduserfassungsschaltung 313 treibt das Bereitschaftsbefehlssignal ΦST auf den H-Pegel zum Ausschalten des Stromversorqungstransistors 314. Somit ist der Eintritt in den Bereitschaftsmodus beendet, und die Stromversorgung für die internen Schaltungen LK#1 bis LK#3 stoppen zum Verringern der Leckströme aufgrund der Gatetunnelströme in den internen Schaltungen LK#1 bis LK#3.
Wenn der Bereitschaftszustand beendet ist, ändert sich der Betriebsmodusbefehl OPC z. B. zu dem L-Pegel zum Starten des normalen Betriebsmodus (normaler Modus). Als Reaktion auf den Bereitschaftsbeendigungsbefehl (Fallen) des Betriebsmodusbefehles OPC nimmt das Bereitschaftsbefehlssignal ΦST von der Moduserfassungsschaltung 313 den L-Pegel an, und darauf reagierend wird die Stromversorgungsleitung 315 der internen Schaltung mit der Hauptstromversorgungsleitung 311 verbunden, so daß die Stromversorgungsspannung VCL zu den internen Schaltungen LK#1 bis LK#3 geliefert wird. Dann setzt die Teststeuerschaltung 312 das Testbefehlssignal MODE z. B. auf den H-Pegel als Reaktion auf den Bereitschaftsbeendigungsbefehl (Fallen) des Betriebsmodusbefehls OPC nach Aufstellen der Lieferung der Stromversorgungsspannung an die internen Schaltungen LK#1 bis LK#3. Der Multiplexer 323 wählt das Ausgangssignal der Durchgangsverriegelung 322. Zu diesem Zeitpunkt nimmt das von der Teststeuerschaltung 312 angelegte Aktualisierungsbefehlssignal UPDATE den H-Pegel an, und darauf reagierend nimmt die Durchgangsverriegelung 322 den Durchgangszustand an, so daß das durch Flipflip 321 verriegelte interne Signal an den Multiplexer 323 angelegt wird. Daher wird das Signal, das zu der Zeit des Übergangs zu dem Bereitschaftszustand angelegt war, an die interne Schaltung in der folgenden Stufe angelegt. Somit ist der Bereitschaftsaustrittsmodus beendet, und die Halbleitervorrichtung kehrt zu dem Zustand des Ausführens der vorbestimmten Tätigkeit in dem nächsten normalen Betriebsmodus zurück.
84 zeigt keine Reaktionsbeziehung zwischen Signalen der Teststeuerschaltung 312 und jenen der Moduserfassungsschaltung 313. Die Steuersignale für sie sind nur mit den Verzögerungszeiten erzeugt, die in Betracht gezogen sind, oder die Steuersignale können gemäß einer vorbestimmten Betriebsfrequenz auf der Grundlage der Reaktionsbeziehung zwischen den korrelierten Steuersignalen erzeugt werden. Die Durchgangsverriegelung 322 ist in Hinblick auf den Grenzscanmodus ausgelegt, der in der JTAG (Joint Test Action Group) standardisiert ist, die später beschrieben wird, und die nicht vorgesehen zu werden braucht.
87 zeigt als Beispiel die Strukturen der Teststeuerschaltung 312 und der Moduserfassungsschaltung 313, die in 84 gezeigt sind. In der in 87 gezeigten Struktur ist eine Reaktionsbeziehung zwischen den Tätigkeiten der Teststeuerschaltung 312 und der Moduserfassungsschaltung 313 vorhanden. Die Verzögerungszeiten der Schaltungen 312 und 313 können individuell zum Implementieren der in 86 gezeigten Betriebssequenz eingestellt werden.
In 87 enthält die Teststeuerschaltung 312: einen Testdecoder 312a, der einen Testmodusbefehl TM decodiert und ein Signal erzeugt, das den bezeichneten Betriebsmodus befiehlt; und eine Teststeuersignalerzeugerschaltung 312b, die ein Steuersignal erzeugt, das für die bezeichnete Tätigkeit notwendig ist, gemäß dem von dem Testdecoder 312a empfangenden Testbetriebsmodusbefehlssignal. 87 zeigt als Darstellung ein Schiebetaktsignal SHIFT, ein Modusbefehlssignal MODET und das Aktualisierungsbefehlssignal UPDATE, die in der vierzehnten Ausführungsform benötigt werden.
Die Teststeuerschaltung 312 enthält weiter: eine Einpulserzeugerschaltung 312c, die ein Einpulssignal als Reaktion auf den Bereitschaftszustandsbefehl (Anstieg) des Betriebsmodusbefehles OPC erzeugt; Einpulserzeugerschaltungen 312e und 312f, die Einpulssignale als Reaktion auf das Fallen des Bereitschaftsmodusbefehlssignals ΦST erzeugen, das von der Moduserfassungsschaltung 313 empfangen wird; eine OR-Schaltung 312d, die das Pulssignal von einer Einpulserzeugerschaltung 312c und das Schiebesignal SHIFT von der Teststeuersignalerzeugerschaltung 312b empfängt und das Schiebetaktsignal SFT erzeugt; eine OR-Schaltung 312g, die das Pulssignal von der Einpulserzeugerschaltung 312e und das Modusbefehlssignal MODET von der Teststeuersignalerzeugerschaltung 312b empfängt und das Modusbefehlssignal MODE erzeugt; und eine OR-Schaltung 312h, die das Pulssignal von der Einpulserzeugerschaltung 312f und das Aktualisierungsbefehlssignal UPDATE von der Teststeuersignalerzeugerschaltung 312b empfängt und das Aktualisierungsbefehlssignal UPDATE erzeugt.
Die Moduserfassungsschaltung 313 enthält ein Setz/Rücksetz-Flipflop 313a, das als Reaktion auf den Bereitschaftsbeendigungsbefehl (Fallen) des Betriebsmodusbefehls OPC zurückgesetzt wird und als Reaktion auf das Fallen des Pulssignales von der OR-Schaltung 312d ebenfalls zurückgesetzt wird zum Erzeugen des Bereitschaftsmodusbefehlssignals ΦST. Die Moduserfassungsschaltung 313 schaltet den Stromversorgungstransistor 314 ein, nachdem das Flipflop 321 ein Signal als Reaktion auf das Schiebetaktsignal SFT verriegelt.
In dem Scantest erzeugt der Testdecoder 312a das Testbetriebsmodusbefehlssignal gemäß dem Testmodusbefehl TM, und die verschiedenen Steuersignale SFT, MODE und UPDATE werden gemäß diesem Testbetriebsmodusbefehlssignal erzeugt. Während des Be reitschaftszustandes in dem normalen Betriebsmodus werden das Schiebetaktsignal SFT, das Modusbefehlssignal MODE und das Aktualisierungsbefehlssignal UPDATE gemäß den Pulssignalen erzeugt, die von den Einpulserzeugerschaltungen 312c, 312d und 312f erzeugt werden. Folglich können die in dem Scanpfad enthaltenen Scanregister leicht als die Registerschaltungen zum Datensichern benutzt werden, ohne daß irgendeine Änderung der Struktur der Steuerschaltung für Test durchgeführt wird.
Bei der in 87 gezeigten Struktur kann die Einpulserzeugerschaltung 312f mit dem Betriebsmodusbefehl OPC beliefert werden, wie durch die gestrichelte Linie bezeichnet ist, anstelle des Bereitschaftsmodusbefehlssignals ΦST. In der Scanregisterschaltung können die Durchgangstätigkeit und die Verriegelungstätigkeit gemäß dem Aktualisierungsbefehlssignal UP-DATE ausgeführt werden, bevor die Stromversorgungsspannung VCL für die internen Schaltungen den stabilen Zustand wiedergewinnt. Selbst in diesem Fall tritt kein Problem auf, da die Stromversorgungsspannung normal an das Scanregister angelegt ist. Das Modusbefehlssignal MODE wird in den Zustand des Auswählens des Ausgangssignals der Durchgangsverriegelung 322 versetzt, nachdem die Stromversorgung der internen Schaltung stabilisiert ist.
Nachdem das Ausgangssignal von der Durchgangsverriegelung 322 für einen vorbestimmten Periodenmodus durch das Modusbefehlssignal MODE gewählt ist, führen die internen Schaltungen die entsprechenden Schaltungstätigkeiten (in dem Falle der Logikschaltungen) durch, und die internen Zustände kehren zu den gleichen Zuständen wie die ursprünglichen Zustände zurück, die vor dem Übergang zu dem Bereitschaftszustand gesetzt waren. In diesem Zustand wählt der Multiplexer 323 das Ausgangssignal des zugehörigen internen Knotens der internen Schaltung an der vorhergehenden Stufe aus. In diesem Fall muß nur, wenn die Eingangsschaltungen in Synchronisation mit dem Taktsignal tätig sind und ein Übertragungsgatter an dem Eingangs/Ausgangsknoten angeordnet ist, der Logikpegel des Taktsignales zu der Zeit des Bereitschaftsaustrittsmodus auf solch einen Pegel gesetzt werden, daß das Übertragungsgatter für die Taktsynchronisation der internen Schaltung den Durchgangszustand annimmt.
[Erste Modifikation]
88 zeigt schematisch eine Struktur einer ersten Modifikation der vierzehnten Ausführungsform der vorliegenden Erfindung. In 88 ist ein Gatetunnelstromverringerungsmechanismus 332 für interne Schaltungen LK#1 bis LK#3 der Halbleitervorrichtung 300 angeordnet. Der Gatetunnelstromverringerungsmechanismus 332 weist irgendeine der Strukturen zum Ändern der Sourcespannungen und/oder Vertiefen der Wannenvorspannungen der MIS-Transistoren, die in den internen Schaltungen LK#1 bis LK#3 enthalten sind, und zum Stoppen der Stromversorgungslieferung auf. Ein Test- und Stromsteuermechanismus 330 ist für den Gatetunnelstromverringerungsmechanismus 332 vorgesehen. Der Test- und Stromsteuermechanismus 330 ist gemäß dem Betriebsmodusbefehl OPC tätig zum Aktivieren in dem Bereitschaftszustand des Gatetunnelstromverringerungsmechanismus 332 zum Verringern der Gatetunnelströme in den internen Schaltungen LK#1 bis LK#3. In dem Testbetriebs- und dem normalen Betriebsmodus ist der Gatetunnelstromverringerungsmechanismus 332 deaktiviert, wenn die internen Schaltungen LK#1 bis LK#3 tätig sind. Strukturen ungleich der obigen sind im wesentlichen die gleichen wie jene in 83 gezeigten. In dem Testbetrieb wird ein Testsignal durch den Scanpfad 302 gescant.
Alternativ können zum Verringern der Gatetunnelströme der internen Schaltungen LK#1 bis LK#3 in dem Bereitschaftszustand individuelles Stromversorgungsspannungen extern zu den internen Schaltungen LK#1 bis LK#3 und dem Scanpfad 302 getrennt geliefert werden statt der externen Lieferung der Stromversorgungsspannung VCL für die internen Schaltungen LK#1 bis LK#3.
[Zweite Modifikation]
89 zeigt eine Struktur einer zweiten Modifikation der vierzehnten Ausführungsform der vorliegenden Erfindung. 89 zeigt die interne Schaltung LK# und das Scanregister F#, die in dem Scanpfad 302 enthalten sind, als repräsentativ. In der internen. Schaltung LK# enthält die Logikschaltung LG einen CMOS-Inverter. Der CMOS-Inverter ist aus MIS-Transistoren PQRa und NQRa gebildet, die jeweils eine niedrige Schwellenspannung (L-Vth) aufweisen.
Eine Einheitsschaltung UG des Scanregisters F# enthält einen CMOS-Inverter. Diese Einheitsschaltung UG ist eine Komponente eines jeden Flipflop 312 des Scanregisters und der Durchgangsverriegelung 322, die in 85 gezeigt sind. In dem Fall, in dem Multiplexer 320 und 322 aus z. B. Dreizustandsinverterpuffer gebildet sind, können die Einheitsschaltungen UG entsprechend in Multiplexern 320 und 323 verwendet werden. Ein CMOS-Inverter in der Einheitsschaltung UG enthält MIS-Transistoren PQRb und NQRb jeweils mit einer hohen Schwellenspannung (H-Vth). Durch Benutzen des MIS-Transistors einer hohen Schwellenspannung für den MIS-Transistor, der das Abtastregister F# bildet, kann ein Ausleckstrom Ioff in dem Bereitschaftszustand verringert werden und der Stromverbrauch der Halbleitervorrichtung 300 in dem Bereitschaftszustand kann weiter verringert werden.
[Dritte Modifikation]
90 zeigt eine Struktur einer dritten Modifikation der vierzehnten Ausführungsform der vorliegenden. Erfindung. Bei der in 90 gezeigten internen Schaltung LK# ist jeder der MIS-Transistoren PQRa und NQRa, die Komponenten der Logikschaltung LG sind, ein (L-Vth) Dünnfilmtransistor jeweils mit einer Schwellenspannung eines kleinen Absolutwertes und einem dünnen Gateisolierfilm. Jeder der MIS-Transistoren PQRc und NQRc, die Komponenten der Einheitsschaltung UG in dem Abtastregister F# sind, ist ein ITR-Transistor mit einer hohen Gatetunnelbarriere. In dem Bereitschaftszustand weist daher das Scanregister F# in dem Scanpfad 302 einen Tunnelstrom unterdrückt auf, während das interne Signal gehalten wird, und der Stromverbrauch der Halbleitervorrichtung 300 in dem Bereitschaftszustand kann weiter verringert werden.
In der in 90 gezeigten Struktur können die Wannenvorspannungen der ITR-Transistoren PQRc und NQRc in dem Bereitschaftszutand vertieft werden.
[Vierte Modifikation]
91 zeigt schematisch eine Struktur einer vierten Modifikation der vierzehnten Ausführungsform der vorliegenden Erfindung. In 91 enthält eine Halbleitervorrichtung 340 Grenzscanregister BSR, die für externe Eingangs/Ausgangsanschlüsse vorgesehen sind, eine Teststeuerung 350 zum Steuern der Übertragung von Signalen/Daten des Grenzscanregisters BSR und eine interne Schaltung 360, die mit den externen Eingangs/Ausgangsanschlüssen über die Grenzscanregister BSR verbunden sind. Die interne Schaltung 360 kann den Scanpfad enthalten, der die Beobachtung ihrer internen Knoten ermöglicht.
Die Teststeuerung 350 empfängt extern gelieferte Eingangstestdaten, ein Testmodusauswahlbefehl TMS, ein Testtaktsignal TCK und ein Testrücksetzsignal TRST und führt Tätigkeiten zum aufeinanderfolgenden Setzen von Testeingangsdaten TD1 in in die Grenzscanregister BSR. Die Teststeuerung 350 verriegelt auch die Daten in dem Grenzscanregister BSR durch einen Scanpfad SCP, der aus diesen Registern BSR gebildet ist, und führt danach die Schiebetätigkeit zum Ausgeben der Ausgangstestdaten davon durch. Weiter steuert die Teststeuerung 350 den Gatetunnelstromverringerungsmechanismus, der in der internen Schaltung 360 vorgesehen ist, zum Verringern des Stromversorgungsstromes der internen Schaltung 360 in dem Bereitschaftszustand und speichert die Signale/Daten auf einem internen Knoten der internen Schaltung 360 in einem entsprechenden Grenzscanregister BSR.
92 zeigt schematisch eine Struktur einer in 91 gezeigten Teststeuerung 350. In 92 enthält die interne Schaltung 360 eine interne Logikschaltung 360a zum Durchführen von vorbestimmter Logikverarbeitung und einen Gatetunnelstromverringerungsmechanismus 360b, der mit der internen Logikschaltung 360a verbunden ist. Die interne Logikschaltung 360a ist aus MIS-Transistoren gebildet, und der Gatetunnelstromverringerungsmechanismus 360b verringert einen Gatetunnelstrom in dem Bereitschaftszustand der internen Logikschaltung 360a. Die interne Logikschaltung 360a überträgt in eine Richtung die Signale/Daten mit dem Scanpfad SCP einschließlich der Grenzscanregister BSR. Der Scanpfad SCP kann einen Scanpfad zum Ermöglichen der Beobachtung der internen Knoten der internen Logikschaltung 360 enthalten. Die Teststeuerung 350 enthält: eine TAP-(Testzugriffsport)Steuerung 350a, die das in dem Testmodus angelegte Testtaktsignal TCK empfängt, ein Testmodusauswahlsignal TMS zum Auswählen und Bezeichnen des Testmodus und das Testrücksetzsignal TSRT zum Zurücksetzen des Testmodus, und erzeugt das interne Taktsignal für den Grenzscantest; ein Befehlsregister 350b, das Testdaten TDI empfängt, die Bit für Bit seriell über einen Testdateneingangsanschluß angelegt werden, einen Befehlsdecoder 350c, der einen in dem Befehlsregister 350b gespeicherten Befehl decodiert und ein für den Test benötigtes Steuersignal erzeugt; und eine Steuerschaltung 350d, die für den Test benötigte Steuersignale gemäß dem von dem Befehlsdecoder 350c angelegten decodierten Signal erzeugt. Die Steuerschaltung 350d steuert die Übertragung und Verriegelung des Signales/der Daten der Grenzscanregister in dem Scanpfad SCP und führt die Aktivierung des Gatetunnelstromverringerungsmechanismus 360b in dem Bereitschaftszustand durch.
Die in 92 gezeigte Teststeuerung ist eine Steuerung, die mit dem JTAG-Test kompatibel ist und enthält gewöhnlich ein Umgehungsregister zum Umgehen der Testdaten TDI und eine benutzerdefinierbare Registergruppe, deren Benutzung durch einen Benutzer definiert werden kann. Diese Register sind jedoch nicht in 92 gezeigt.
Die Teststeuerung 350 enthält: einen Multiplexer (MUX) 350e, der entweder das Ausgangssignal/Daten des Scanpfades SCP oder das Ausgangssignal des Umgehungsregisters (nicht gezeigt) gemäß dem Ausgangssignal des Befehlsdecoders 350c auswählt; einen Multiplexer (MUX) 350f, der das Ausgangssignal/Daten entweder des Multiplexers 350e oder des Befehlsregisters 350b gemäß dem Ausgangssignal der TAP-Steuerung 350a auswählt; und einen Treiber/Puffer 350 g, der das Ausgangssignal/Daten des Multiplexers 350f puffert und zu einem Testdatenanschluß aus gibt. In dem normalen Betriebsmodus wird der Testdatenausgangsanschluß TDO auf einen Zustand hoher Impedanz gesetzt.
Die in 92 gezeigte Teststeuerung ist unter dem IEEE-Standard standardisiert. Bei der vierzehnten Ausführungsform weisen der Befehlsdecoder 350c und/oder die Steuerschaltung 350 eine Funktion des Empfangens des Betriebsmodusbefehles OPC auf zum Erzeugen von Signalen zum Steuern der Verriegelung der Daten/Signales in dem Scanpfad SCP und der Aktivierung des Gatetunnelstromverringerungsmechanismus 360b in dem Bereitschaftszustand dieser Halbleitervorrichtung. Die Steuerschaltung 350d kann die in 87 gezeigte Struktur aufweisen. Der Befehlsdecoder 350c führt eine Steuerung derart durch, daß der Scanpfad SCP die Signale/Daten auf den entsprechenden Knoten bei dem Übergang zu dem Bereitschaftszustand verriegelt, und die so verriegelten Signale/Daten werden zu den internen Knoten an der nächsten Stufe übertragen, wenn der Bereitschaftszustand vollständig ist. Unter dem IEEE-Standard kann das Grenzscanregister Daten/Signale gemäß einem Befehl "capture-DR" aufnehmen, und das Signal/Daten, die in dem Grenzscanregister gespeichert sind, können an den internen Knoten an der nächsten Stufe gemäß einem Befehl "update-DR" angelegt werden.
Die gleichen Zustände wie jene, die erzielt werden, wenn diese Befehle angelegt werden, werden in dem Befehlsdecoder 350c gemäß dem Betriebsmodusbefehl OPC erzeugt. Gemäß dem Signal, das ein von dem Befehlsdecoder 350c erzeugtes Decodierresultat anzeigt, erzeugt die Steuerschaltung 350d Steuersignale, die für Übertragung/Verriegelung/Aktualisierung von den Daten notwendig sind. Der Betriebsmodusbefehl OPC wird auch an den Befehlsdecoder 350c und/oder die Steuerschaltung 350d angelegt, so daß der Gatetunnelstromverringerungsmechanismus 360b zum Verringern des Gatetunnelstromes in der internen Logikschal tung 360a während des Bereitschaftszustandes aktiviert wird. Der Scanpfad SCP ist auf die gleiche Weise tätig, wie es bereits unter Bezugnahme auf 83 beschrieben wurde. Der Scanpfad SCP braucht nicht nur die Grenzscanregister zu enthalten, die entsprechend zu den externen Eingangs/Ausgangsanschlüssen vorgesehen sind, sondern auch Scanpfadregister, die eine externe Beobachtung der internen Knoten der internen Schaltungsanordnung ermöglichen.
Zum Verringern des Gatetunnelstromes können die in dem Scanpfad SCP enthaltenen MIS-Transistoren aus MIS-Transistoren mit großen Gatetunnelbarrieren gebildet sein, und die interne Logikschaltung 360a ist aus Dünnfilmtransistoren gebildet. Bei der Halbleitervorrichtung, die der Gegenstand des Grenzscantests sein kann, kann der Leckstrom aufgrund des Gatetunnelstromes verringert werden zum Verringern des Stromverbrauchs in dem Bereitschaftszustand.
Die in 92 gezeigte Struktur kann für alle Strukturen in der bereits beschriebenen vierzehnten Ausführungsform verwendet werden.
Bezüglich des Ausdrucks "der Bereitschaftszustand" stellt er jeden Bereitschaftszustand in einem Schlafmodus dar, in dem die Logikschaltung ihren Betrieb während einer langen Zeit einstellt, einen Selbstauffrischmodus, in dem der DRAM oder ähnliches selbst aufgefrischt wird, und einen Autoauffrischmodus, in dem die Auffrischtätigkeit eine vorbestimmte Zahl mal gemäß einem extern angelegten Auffrischbefehl in dem DRAM oder ähnlichem wiederholt wird, und einen Bereitschaftszyklus in dem normalen Betrieb, in dem ein aktiver Zyklus und ein Bereitschaftszyklus wiederholt werden.
[Fünfzehnte Ausführungsform]
93 zeigt schematisch eine gesamte Struktur einer Halbleitervorrichtung gemäß einer fünfzehnten Ausführungsform der vorliegenden Erfindung. 93 zeigt einen dynamischen Direktzugriffsspeicher (DRAM) als ein Beispiel der Halbleitervorrichtung. In 93 enthält dieser DRAM ein Speicherzellenfeld 400 mit in Zeilen und Spalten angeordneten Speicherzellen. Das Speicherzellenfeld 400 ist in eine Mehrzahl von Zeilenblöcken RB#1 bis RB#m und eine Mehrzahl von Spaltenblöcken CB#1 bis CB#n unterteilt. Der DRAM enthält weiter eine Zeilenadreßeingangsschaltung 402, die ein extern angelegtes Zeilenadreßsignal empfängt und ein internes Zeilenadreßsignal erzeugt; einen Zeilendecoder 404, der das interne Zeilenadreßsignal von der Zeilenadreßeingangsschaltung 402 empfängt und decodiert, das ein Blockadreßsignal enthält; eine wortleitungstreiber- und lesebezogene Schaltung 406, die eine Wortleitungstreiberschaltung zum Treiben einer ausgewählten Zeile in einem ausgewählten Block auf den ausgewählten Zustand gemäß dem decodierten Signal, das von dem Zeilendecoder 404 empfangen ist, und eine lesebezogene Steuerschaltung zum Steuern der Leseverstärker zum Erfassen und Verstärken der Daten der Speicherzellen in der ausgewählten Zeile enthält; eine Spaltenadreßeingangsschaltung 408, die ein extern angelegtes Spaltenadreßsignal empfängt und ein internes Spaltenadreßsignal einschließlich eines Blockauswahlsignales erzeugt; einen Spaltendecoder 410, der das Decodieren gemäß der von der Spaltenadreßeingangsschaltung 408 empfangenen internen Spaltenadreßsignal durchführt und ein Spaltenauswahlsignal erzeugt, das eine auszuwählende Spalte bezeichnet; eine Daten-IO-Steuerschaltung 412, die die durch den Spaltendecoder 410 ausgewählte Spalte durch eine interne IO-Leitung mit einer internen Da tenleitung zum Ausführen des Eingebens/Ausgebens von Daten der Blockauswahladresse verbindet, die von der Spaltenadreßeingangsschaltung 408 empfangen ist; und andere Peripherieschaltungsanordnungen einschließlich einer internen Spannungserzeugerschaltung und einer zentralen Steuerschaltung zum Erzeugen eines zeilenbezogenen Steuersignales, das für die Zeilenblöcke RB#1 bis RB#m gemeinsam ist, und ein spaltenbezogenes Steuersignal, das für die Spaltenblöcke CB#1 bis CB#n gemeinsam ist. Der Zeilendecoder 404 enthält Blockzeilendecoder, die entsprechend den Zeilenblöcken RB#1 bis RB#m vorgesehen sind, und nur ein Blockzeilendecoder, der entsprechend einem Zeilenblock, der die ausgewählte Zeile enthält, vorgesehen ist, ist tätig. Die nicht ausgewählten Blockzeilendecoder halten den Bereitschaftszustand. In dem Spaltendecoder 410 führt nur ein Blockspaltendecoder, der entsprechend dem ausgewählten Spaltenblock vorgesehen ist, die Decodiertätigkeit durch. In der Daten-IO-Steuerschaltung 412 wird die Eingangs/Ausgangsschaltung (Schreibtreiber/Vorverstärker), die entsprechend der ausgewählten Spalte vorgesehen ist, zum Verbinden der internen Datenleitung mit der durch den Spaltendecoder 410 ausgewählten internen IO-Leitung aktiviert. Daher wird die Blockunterteilungstätigkeit oder eine Teilaktivierungstätigkeit durchgeführt, und der Zeilendecoder 404, die wortleitungstreiber- und lesebezogene Schaltung 406, der Spaltendecoder 410 und die Daten-IO-Steuerschaltung 412 steuern die Gatetunnelströme auf einer Block-für-Block-Basis.
94 zeigt schematisch eine Struktur eines Abschnittes entsprechend zu einem Zeilenblock RB#i (i = i – m) des Zeilendecoders 404 und der wortleitungstreiber- und lesebezogenen Schaltung 406, die in 93 gezeigt sind. Bezug nehmend auf 94 ist der Zeilenblock RB#i mit einem Blockzeilendecoder 404i, der zum Decodieren eines internen Zeilenadreßsignales X, wenn das Blockauswahlsignal BSi aktiv ist, aktiviert wird, und einem Wortleitungstreiber 406i, der eine Wortleitung WL, auf die zugegriffen wird, entsprechend dem Zeilenblock RB#i in den ausgewählten Zustand gemäß dem decodierten Signal von dem Blockzeilendecoder 404i treibt, versehen. Ein Leseverstärkerband SAB#i ist benachbart zu dem Zeilenblock. RB#i angeordnet. In dem Leseverstärkerband SAB#i sind Leseverstärkerschaltungen entsprechend den Spalten des Zeilenblocks RB#i angeordnet. Die lesebezogene Steuerschaltung 406ib steuert die Aktivierung/Deaktivierung des Leseverstärkerbandes SAB#i.
Gatetunnelstromverringerungsmechanismen 405i, 407i und 409i sind entsprechend dem Blockzeilendecoder 404i, dem Wortleitungstreiber 406ia und der lesebezogenen Steuerschaltung 406ib vorgesehen. Diese Gatetunnelstromverringerungsmechanismen 405i, 407i und 409i werden aktiviert, wenn das Blockauswahlsignal BSi in dem nicht ausgewählten Zustand ist und verringern die Gatetunnelströme in dem Blockzeilendecoder 404i, dem Wortleitungstreiber 406ia bzw. der lesebezogenen Steuerschaltung 406ib, wenn sie aktiviert sind. Diese Gatetunnelstromverringerungsmechanismen 405i, 407i und 409i sind entsprechend zu jedem Zeilenblock angeordnet. Nur für den ausgewählten Zeilenblock werden der Blockdecoder 404i und der Wortleitungstreiber 406i aktiviert, und die lesebezogene Steuerschaltung 406ib wird aktiviert. Für die nicht ausgewählten Zeilenblöcke werden die Gatetunnelstromverringerungsmechanismen 405i, 407i und 409i aktiv gehalten zum Verringern der Gatetunnelströme in dem aktiven Zyklus (auf die gleiche Weise wie in dem Bereitschaftszyklus).
Wenn ein Leseverstärkerband zwischen benachbarten Zeilenblöcken geteilt wird, wird auch der Gatetunnelstromverringerungsmechanismus 409i mit dem Blockauswahlsignal für die Blöcke be liefert, die das Leseverstärkerband SAB#i teilen. Gemäß der geteilten Leseverstärkerstruktur, bei der jedes Leseverstärkerband zwischen benachbarten Zeilenblöcken geteilt wird, steuert auch die lesebezogene Steuerschaltung 406ib die Tätigkeiten des Bitleitungsisolationsgatters, der Bitleitungsvorlade und -ausgleichsschaltung und der Leseverstärkerversorgungsknotenausgleichsschaltung.
95 zeigt als Beispiel Strukturen von Gatetunnelstromverringerungsmechanismen 405i und 407i, die in 94 gezeigt sind. In 95 enthält ein in dem Blockzeilendecoder 404i enthaltene Einheitszeilendecoder eine NRND-Decoderschaltung 420a, die zum Codieren des internen Zeilendecodiersignales X freigegeben wird, wenn das Blockauswahlsignal BS aktiv ist, und einen Inverter 420b, der das Ausgangssignal der NAND-Decodierschaltung 420a invertiert. Die Stromversorgungsknoten der NAND-Decodierschaltung 420a und des Inverters 420b sind mit dem Stromversorgungsknoten über einen Stromversorgungstransistor 422 verbunden. Dieser Stromversorgungstransistor 422 ist bevorzugt aus einem ITR-Transistor gebildet und empfängt das komplementäre Blockauswahlsignal /BSi an seinem Gate.
Der Wortleitungstreiber enthält einen Pegelverschieber 422a, der das Ausgangssignal des Inverters 420b in ein Signal mit einer Amplitude des Pegels hoher Spannung VPP umwandelt, und eine Inverterschaltung 424b, die eine entsprechende Wortleitung WL gemäß dem Ausgangssignal des Pegelverschiebers 424a treibt. Der Gatetunnelstromverringerungsmechanismus enthält einen Stromversorgungstransistor 426, der aus einem ITR-Transistor gebildet ist und zum Liefern der hohen Spannung VPP an den Pegelverschieber 424a und die Inverterschaltung 424b als Reaktion auf das komplementäre Blockauswahlsignal /BSi eingeschaltet wird.
In der in 95 gezeigten Struktur ist der Stromversorgungstransistor 422 gemeinsam mit den Einheitszeilendecodierschaltungen vorgesehen, die in dem Blockzeilendecoder 404i enthalten sind, und der Stromversorgungstransistor 426 ist gemeinsam für die Wortleitungstreiberschaltungen vorgesehen, die in den Wortleitungstreibern 406i enthalten sind. In dem Bereitschaftszustand oder dem nicht ausgewählten Zustand sind daher die Stromversorgungstransistoren 422 und 426 aus, so daß die Stromversorgungsspannung nicht zu dem Blockzeilendecoder und dem Wortleitungstreiber geliefert wird.
Bei der in 95 gezeigten Struktur kann eine Wortleitung WL aus einer hierarchischen Wortleitungsstruktur einschließlich einer Hauptwortleitung ZMWL und Unterwortleitungen SWL gebildet sein. In diesem Fall wird die Hauptwortleitung ZMWL auf dem Pegel der hohen Spannung VPP gehalten, wenn sie nicht ausgewählt ist. In dem Fall der hierarchischen Wortleitungsstruktur wird daher eine Struktur zum Unterbrechen der hohen Spannung bevorzugt durch eine Struktur zum Vertiefen einer Sourcevorspannung oder einer Wannenvorspannung ersetzt oder bevorzugt durch eine hierarchische Stromversorgungsstruktur ersetzt.
96 zeigt schematisch eine Struktur eines Abschnittes entsprechend zu einem Spaltenblock CP#j in dem Spaltendecoder 410 und der Daten-IO-Steuerschaltung 412, die in 93 gezeigt sind. Für den Spaltenblock CP#j sind angeordnet: ein Blockspaltendecoder 410j, der das interne Spaltenadreßsignal decodiert, das von der in 93 gezeigten Spaltenadreßeingangsschaltung 408 empfangen wird, wenn das Spaltenblockauswahlsi gnal CB#j aktiv ist und das Spaltenauswahlsignal CSL treibt zum Auswählen einer entsprechenden Spalte in dem Spaltenblock CB#j auf den aktiven Zustand; und einen Schreibtreiber/Vorverstärker 412j, der Daten auf die ausgewählte Spalte in dem Spaltenblock CB#j schreibt und davon liest. Der Schreibtreiber und Vorverstärker 412j wird zum Durchführen einer Verstärkungstätigkeit aktiviert, wenn das Spaltenblockauswahlsignal CBJ auch aktiv ist. Der Schreibtreiber und Vorverstärker 412j ist mit einem globalen Datenbus GIO verbunden, der gemeinsam für die Speicherblöcke des Spaltenblockes CB#j angeordnet ist, wobei der Speicherblock der ist, der an dem Kreuzungspunkt zwischen einem Zeilenblock und einem Spaltenblock angeordnet ist. Der Schreibtreiber und Vorverstärker 412j ist mit einem internen Datenbus 434 verbunden. Die Schreibtreiber und Vorverstärker 412j (j = 1 – n), die entsprechend den entsprechenden Spaltenblöcken CB#1 bis CB#n angeordnet sind, sind gemeinsam mit dem internen Datenbus 434 verbunden.
Gatetunnelstromverringerungsmechanismen (ITRCs) 430j und 432j sind für den Blockspaltendecoder 410j bzw. den Schreibtreiber/Vorverstärker 412j vorgesehen. Diese Gatetunnelstromverringerungsmechanismen (ITRCs) 430j und 432j werden aktiviert, wenn das Spaltenblockauswahlsignal CBj nicht ausgewählt ist, zum Verringern der Gatetunnelströme des Blockspaltendecoders 410j als auch des Schreibtreibers/Vorverstärkers.
Bei der in 96 gezeigten Struktur werden die Spaltenauswahltätigkeit und das Schreiben/Lesen der Daten in dem Spaltenblock durchgeführt, der durch das Spaltenblockauswahlsignal CBj bezeichnet ist. In jedem nicht ausgewählten Spaltenblock halten sowohl der Blockspaltendecoder 410 als auch der Schreibtreiber/Vorverstärker 412 den nicht ausgewählten Zustand (Bereitschaftszustand). Durch Anordnen des Gatetunnel stromverringerungsmechanismus 430j und 432j für jeden Spaltenblock, werden die Gatetunnelströme in einem nicht ausgewählten Spaltenblock des ausgewählten Speicherfeldes verringert, und der Betriebsstrom während der aktiven Periode kann verringert werden.
[Erste Modifikation]
97 zeigt schematisch eine Struktur einer ersten Modifikation der fünfzehnten Ausführungsform der vorliegenden Erfindung. In 97 enthält eine Halbleitervorrichtung 444 eine Mehrzahl von Bänken B#1 bis B#4, Gatetunnelstromverringerungsmechanismen (ITRCs) 444a bis 444b, die entsprechend zu den Bänken B#1 bis B#4 vorgesehen sind und einen Bankdecoder 440 zum Decodieren eines extern angelegten Bankadreßsignales BA# zum Erzeugen von Bankbezeichnungssignalen BA1. bis BA4. Jede der Bänke B#1 bis B#4 wird zum Durchführen eines Speicherzugriffes (Zeilenauswahl oder Spaltenauswahl) aktiviert, wenn ein entsprechendes der Bankbezeichnungssignale BA1 bis BA4 aktiv ist. Die Gatetunnelstromverringerungsmechanismen 444a bis 444d werden zum Verringern der Gatetunnelströme der entsprechenden Bänke B#1 bis B#4 aktiviert, wenn die entsprechenden Bankadreßsignale BA1 bis BA4 inaktiv sind. Wenn die Bankbezeichnungssignale BA1 bis BA4 in dem nicht ausgewählten Zustand sind, werden die entsprechenden Bänke B#1 bis B#4 in dem Bereitschaftszustand gehalten. Daher wird der für eine unausgewählte Bank in der Halbleitervorrichtung 444 vorgesehen Gatettunnelstromverringerungsmechanismus aktiviert, wodurch der Leckstrom aufgrund des Gatetunnelstromes in der Halbleitervorrichtung 444 verringert werden kann, und daher kann der Stromverbrauch verringert werden.
Wie oben beschrieben wurde, sind bei der fünfzehnten Ausführungsform der vorliegenden Erfindung die Gatetunnelströme in den nicht ausgewählten Schaltungen dazu ausgelegt, verringert zu werden, und somit kann der Stromverbrauch bei der Schaltungstätigkeit oder dem aktiven Zustand der Vorrichtung verringert werden aufgrund der Verringerung der Gatetunnelströme in den nicht ausgewählten Schaltungsblöcken selbst in dem aktiven Zyklus, da der Gatetunnelleckstrom unterdrückt werden kann.
[Sechzehnte Ausführungsform]
98 zeigt schematisch eine Struktur eines Hauptabschnittes einer Halbleiterspeichervorrichtung gemäß einer sechzehnten Ausführungsform der vorliegenden Erfindung. In dieser sechzehnten Ausführungsform ist ein Speicherfeld in eine Mehrzahl von Zeilenblöcken ähnlich zu der in 93 gezeigten Struktur unterteilt. 98 zeigt einen Zeilenblock RB#i als Repräsentant. Der Zeilenblock RB#i enthält ein normales Speicherfeld NMA#i, das mit normalen Wortleitungen NWL versehen ist, und ein Ersatzspeicherfeld SMA#i, das mit Ersatzwortleitungen SWL versehen ist.
Eine normale Zeilenauswahlschaltung 450 ist für das normale Speicherfeld NMA#i vorgesehen, und eine Ersatzzeilenauswahlschaltung 452 ist für das Ersatzspeicherfeld SMA#i vorgesehen. Die normale Zeilenauswahlschaltung 450 enthält einen normalen Zeilendecoder und eine normale Wortleitungstreiberschaltung zum Treiben einer normalen Wortleitung NWL gemäß dem Ausgangssignal des normalen Zeilendecoders. Entsprechend enthält die Ersatzzeilenauswahlschaltung 452 einen Ersatzzeilendecoder und eine Ersatzwortleitungstreiberschaltung zum Treiben einer Er satzwortleitung SWL in den ausgewählten Zustand gemäß dem Ausgangssignal des Ersatzzeilendecoders.
Gatetunnelstromverringerungsmechanismen ITRCs 454 und 456 sind für die normale Zeilenauswahlschaltung 450 bzw. die Ersatzzeilenauswahlschaltung 452 vorgesehen. Die Gatetunnelstromverringerungsmechanismen 454 und 456 verringern in dem aktiven Zustand die Gatetunnelströme in den entsprechenden Schaltungen.
Für den Zeilenblock RB#i ist eine Ersatzbestimmungsschaltung 458 zum Bestimmen angeordnet, welche von einer normalen Wortleitung NWL und einer Ersatzwortleitung SWL auszuwählen ist. Die Ersatzbestimmungsschaltung 458 speichert eine Adresse einer defekten Zeile in einem normalen Speicherfeld NMA#1 und wird aktiviert, wenn das Blockauswahlsignal BS aktiviert wird, zum Bezeichnen des Zeilenblockes RB#i. Die Ersatzbestimmungsschaltung 458 vergleicht, wenn sie aktiviert ist, das Adreßsignal X, das daran angelegt ist, mit der gespeicherten Adresse der defekten Speicherzelle und aktiviert eines von einem normalen Zeilenfreigabesignal NRE und einem Ersatzzeilenfreigabesignal SRE gemäß dem Resultat der Bestimmung. Das normale Zeilenfreigabesignal NRE steuert die Aktivierung/Deaktivierung der normalen Zeilenauswahlschaltung 450, und das Ersatzzeilenfreigabesignal SRE steuert die Aktivierung/Deaktivierung der Ersatzzeilenauswahlschaltung 452.
Das normale Zeilenfreigabesignal NRE wird gewöhnlicherweise an eine normale Wortleitungstreiberschaltung angelegt, und die normale Zeilenauswahlschaltung 450 decodiert das Zeilenadreßsignal X, das daran angelegt ist, wenn das Blockauswahlsignal BS in dem ausgewählten Zustand ist. Während des Bereitschaftszustandes ist das normale Zeilenfreigabesignal NRE auf dem H-Pegel. Das Ersatzzeilenfreigabesignal SRE ist während des Be reitschaftszustandes auf dem L-Pegel, und die Ersatzwortleitung wird in den ausgewählten Zustand getrieben, wenn das Ersatzzeilenfreigabesignal SRI aktiv ist.
Der für die normale Zeilenauswahlschaltung 450 vorgesehen Gatetunnelstromverringerungsmechanismus (ITRC) 454 wird inaktiv gemacht, wenn eine Gatterschaltung 460, die das normale Zeilenfreigabesignal NRE und das Blockauswahlsignal BS empfängt, ein Ausgangssignal auf dem H-Pegel erzeugt. Der Gatetunnelstromverringerungsmechanismus (ITRC) 454 wird zum Verringern des Gatetunnelstromes in der normalen Zeilenauswahlschaltung 450 aktiviert, wenn mindestens eines des Blockauswahlsignales BS und des normalen Zeilenfreigabesignales NRE inaktiv oder auf dem L-Pegel ist. In 98 ist die Gatterschaltung 450 als aus einer NAND-Schaltung gebildet gezeigt, die das Blockauswahlsignal BS und das normale Zeilenfreigabesignal NRE empfängt. Dieses ist so, da das normale Zeilenfreigabesignal NRE auf den H-Pegel in den Bereitschaftszustand gesetzt ist.
Der für die Ersatzzeilenauswahlschaltung 452 vorgesehen Gatetunnelstromverringerungsmechanismus (ITRC) 456 wird zum Verringern des Gatetunnelstromes der Ersatzzeilenauswahlschaltung 452 aktiviert, wenn das Ersatzzeilenfreigabesignal SRE inaktiv ist. Das Ersatzzeilenfreigabesignal SRE ist auf dem L-Pegel in dem Bereitschaftszustand und in dem unausgewählten Zustand fixiert (d. h. bei dem Zugriff auf eine normale Speicherzelle).
Bei der in 98 gezeigten Struktur ist die Ersatzbestimmungsschaltung 458 entsprechend zu jedem Zeilenblock RB#i vorgesehen, und die Ersatzbestimmung wird auf einem Zeilenblock auf der Zeilenblockbasis ausgeführt. Wenn eine Ersatzwortleitung benutzt wird in dem ausgewählten Zeilenblock, wird der Gatetunnelstrom in der normalen Zeilenauswahlschaltung 450 verringert. Wenn die normale Wortleitung NWL zu benutzen ist (zugegriffen wird), wird der Gatetunnelstrom in der Ersatzzeilenauswahlschaltung 452 verringert. In dem ausgewählten Zeilenblock können daher die Gatetunnelströme der unausgewählten Schaltungen verringert werden, und der Stromverbrauch während der aktiven Periode kann verringert werden. In einem unausgewählten Zeilenblock sind die beiden Gatetunnelstromverringerungsmechanismen 454 und 456 aktiviert.
[Erste Modifikation]
99 zeigt schematisch eine Struktur einer ersten Modifikation der sechzehnten Ausführungsform der vorliegenden Erfindung. In 99 ist ein Speicherfeld MA in eine Mehrzahl von Zeilenblöcken RB#1 bis RB#m unterteilt. Das Speicherfeld MA ist ebenfalls in normale Spaltenblöcke mit normalen Spalten und Ersatzspaltenblöcke mit Ersatzspalten unterteilt. Diese normalen und Ersatzspaltenblöcke sind entsprechend zueinander in den Zeilenblöcken angeordnet. Normale Spaltenblöcke NC#1 bis NC#m als auch Ersatzspaltenblöcke SPC#1 bis SPC#m sind angeordnet. Der Zeilenblock RB#i enthält den normalen Spaltenblock NC#i und den Ersatzspaltenblock SPC#i.
Eine Wortleitung ist gemeinsam für den normalen Spaltenblock NC#i und den Ersatzspaltenblock SPC#i angeordnet. Wenn daher ein Zeilenblock ausgewählt wird, wählt ein Zeilendecoder (nicht gezeigt) eine Zeile in dem normalen Spaltenblock und dem Ersatzspaltenblock in dem ausgewählten Zeilenblock.
Ein normaler Spaltendecoder 470 ist gemeinsam für die normalen Spaltenblöcke NC#1 bis NC#m vorgesehen, und ein Ersatzspaltendecoder 471 ist gemeinsam für die Ersatzspaltenblöcke SPC#1 bis SPC#m vorgesehen. Eine normale Lese/Schreibschaltung 472 ist zum Durchführen des Datenzugriffes auf eine durch den normalen Spaltendecoder 470 ausgewählte normale Spalte vorgesehen. Ebenfalls ist eine Ersatzlese/Schreibschaltung 473 zum Durchführen des Datenzugriffs auf eine von dem Ersatzspaltendecoder 471 ausgewählte Ersatzspalte vorgesehen.
Zum Bestimmen, auf welche der normalen Spalte und der Ersatzspalte zugriffen werden soll, ist eine Spaltenersatzbestimmungsschaltung 474 vorgesehen. Die Spaltenersatzbestimmungsschaltung 474 aktiviert eines von einem normalen Spaltenfreigabesignal NCE und einem Ersatzspaltenfreigabesignal SCE gemäß einer Übereinstimmung/Nichtübereinstimmung zwischen einem angelegten Spaltenadreßsignal Y und der Defektspaltenadresse. Normalerweise ist das normale Spaltenfreigabesignal NCE auf den H-Pegel während des normalen Spaltenzugriffs und dem Bereitschaftszustand ähnlich zu dem normalen Zeilenfreigabesignal NRE gesetzt. Das Ersatzspaltenfreigabesignal SCE ist auf den aktiven Zustand des H-Pegels nur gesetzt, wenn auf eine Ersatzspalte zugriffen wird.
Gatetunnelstromverringerungsmechanismen ITRCs 475 und 476 sind für den normalen Spaltendecoder 470 bzw. die Normallese/Schreibschaltung 472 vorgesehen. Gatetunnelstromverringerungsmechanismen (ITRCs) 477 und 478 sind für den Ersatzspaltendecoder 471 bzw. die Ersatzlese/Schreibschaltung 473 vorgesehen. Diese Gatetunnelstromverringerungsmechanismen 475 und 476 verringern die Gatetunnelströme des normalen Spaltendecoders 470 bzw. der normalen Lese/Schreibschaltung 472, wenn ein Ausgangssignal einer Gatterschaltung 480, die ein Spaltenzugriffsaktivierungssignal CAS und ein normales Spaltenfreigabesignal NCE empfängt, aktiv oder auf dem H-Pegel ist. Die Gatterschaltung 480 ist als aus einer NAND-Schaltung in 99 gezeigt auf der Grundlage der Annahme, daß jedes des Spal tenzugriffsaktivierungssignales CAS und des normalen Spaltenfreigabesignales NCE auf dem H-Pegel ist, wenn es aktiviert ist. Daher wird das Ausgangssignal der Gatterschaltung 480 deaktiviert (L-Pegel), wenn der Spaltenzugriff der Spaltenauswahl und der Datenzugriff (Schreiben/Lesen) starten und eine normale Spaltenadresse bezeichnet ist. Als Reaktion werden die Gatetunnelstromverringerungsmechanismen 475 und 476 zum Stoppen der Gatetunnelstromverringerungstätigkeiten für den normalen Spaltendecoder 470 bzw. die normale Lese/Schreibschaltung 472 deaktiviert.
Die für den Ersatzspaltendecoder 471 und die Ersatzlese/Schreibschaltung 473 vorgesehenen Gatetunnelstromverringerungsmechanismen (ITRCs) 477 und 478 werden zum Verringern der Gatetunnelströme des Ersatzspaltendecoders 471 und der Ersatzlese/Schreibschaltung 473 aktiviert, wenn das Ersatzspaltenfreigabesignal SCE inaktiv ist. Das Ersatzspaltenfreigabesignal SCE wird inaktiv gehalten (L-Pegel) während des Bereitschaftszustandes und des normalen Spaltenzugriffs.
Daher wird der Gatetunnelstrom für die inaktiven Schaltungen verringert während des Spaltenzugriffs, und der Stromverbrauch während der Spaltenzugriffsperiode kann verringert werden.
[Zweite Modifikation]
100 zeigt schematisch eine Struktur einer zweiten Modifikation der sechzehnten Ausführungsform der vorliegenden Erfindung. In 100 ist ein Speicherfeld in eine Mehrzahl von Zeilenblöcken 504a bis 504m unterteilt. Jeder der Zeilenblöcke 504a bis 504m enthält einen normalen Zeilenblock 501 mit normalen Wortleitungen und einen Ersatzzeilenblock 502 mit Ersatzwortleitungen. In der in 100 gezeigten Struktur wird eine defekte Zeile in Einheiten von Zeilenblöcken repariert. Leseverstärkerbänder 500a bis 500n sind benachbart in der Spaltenrichtung zu Zeilenblöcken 504a bis 504m angeordnet. Die Leseverstärkerbänder 500a bis 500n werden zwischen benachbarten Zeilenblöcken geteilt.
Zeilendecoder RD mit Wortleitungstreiberschaltungen sind für entsprechende Zeilenblöcke 504a bis 504m angeordnet. Jeder Zeilendecoder RD enthält einen normalen Zeilendecoder (RD), der entsprechend zu dem normalen Zeilenblock 501 angeordnet ist, und einen Ersatzzeilendecoder (RD), der entsprechend zu dem Ersatzzeilenblock 502 angeordnet ist.
Für die Leseverstärkerbänder 500a bis 500n sind Spaltendecoder CD zum Erzeugen entsprechender Spaltenauswahlsignale angeordnet. Die durch die Spaltendecoder CD erzeugten Spaltenauswahlsignale werden über Spaltenauswahlleitungen übertragen, die sich in der Zeilenrichtung innerhalb der entsprechenden Leseverstärkerbänder 500a bis 500n erstrecken. Folglich führt der Spaltendecoder CD simultan die Spaltenauswahl in dem Ersatzspaltenblock und die Spaltenauswahl in dem normalen Spaltenblock innerhalb eines Zeilenblocks durch. Der Spaltendecoder CD wird nicht mit einem Resultat der Spaltenersatzbestimmung beliefert. Wenn ein entsprechendes Blockauswahlsignal in dem Spaltenzugriff aktiviert wird, wird die Spaltendecodiertätigkeit gemäß dem Spaltenzugriffsbefehls-(Aktivierungs) Signal CACT ausgeführt.
Ein Spaltengatetunnelstromverringerungsmechanismus CITRC ist entsprechend zu dem Spaltendecoder CD angeordnet, und ein Zeilengatetunnelstromverringerungsmechanismus RITRC ist für den Zeilendecoder RD angeordnet. Der Zeilengatetunnelstromverringerungsmechanismus RITRC enthält einen normalen Gatetunnel stromverringerungsmechanismus NITRC, der für den normalen Zeilendecoder (RD) vorgesehen ist, und einen Ersatzzeilengatetunnelstromverringerungsmechanismus SITRC, der für den Ersatzzeilendecoder (RD) vorgesehen ist.
Für die Zeilendecoder RD sind Zeilenersetzbestimmungsschaltungen 506a bis 506m angeordnet. Jede Zeilenersatzbestimmungsschaltung 506a bis 506m wird mit einem entsprechenden Blockauswahlsignal in Blockauswahlsignalen BS <m : 1> beliefert. Die Blockauswahlsignale BS <m : 1> werden an die entsprechenden Spaltengatetunnelstromverringerungsmechanismen CITRC angelegt, die entsprechend zu den Spaltendecodern CD vorgesehen sind.
Eine normale Lese/Schreibschaltung 508 ist für die normalen Spaltenblöcke vorgesehen, und eine Ersatzlese/Schreib(R/W)Schaltung 509 ist für einen Ersatzspaltenblock vorgesehen. Diese normale Lese/Schreibschaltung 508 und Ersatzlese/Schreib-(R/W)Schaltung 509 sind parallel bei der Spaltenzugriffstätigkeit tätig.
In dem Speicherfeld ist ein globaler Datenbus einer Mehrzahl von Bit parallel zu der normalen Lese/Schreibschaltung 508 verbunden, und eine defekte Spalte wird auf einer Basis einer globalen Datenleitung ersetzt. Zum Reparieren einer defekten Spalte sind angeordnet: eine Spaltenredundanzsteuerschaltung 510, die zum Decodieren eines Zeilenblockadreßsignales RBA und Erzeugen eines Datenleitungsauswahlsignales SEL aktiviert wird, wenn das Spaltenzugriffsbefehlssignal CACT aktiv ist; und ein Multiplexer (MUX) 411, der selektiv die normale Lese/Schreibschaltung 508 und die Ersatzlese/Schaltung 509 mit einer Eingangs/Ausgangsschaltung 512 gemäß dem von der Spaltenredundanzsteuerschaltung 510 angelegten Leitungsauswahlsignal SEL verbindet. In der Spaltenredundanzsteuerschaltung 510 wird das Programmieren von Defektspaltenadressen individuell für jeden Zeilenblock durchgeführt, und die globale Datenleitung, die mit der defekten Spalte in dem ausgewählten Zeilenblock verbunden ist, wird durch die globale Ersatzdatenleitung gemäß dem Zeilenblockadreßsignal RBA ersetzt.
Da die normale Lese/Schreibschaltung 508 und die Ersatzlese/Schreibschaltung 509 parallel tätig sind, ist ein Gatetunnelstromverringerungsmechanismus (ITRC) 513 gemeinsam für diese normale Lese/Schreibschaltung 508 und die Ersatzlese/Schreib-(R/W)Schaltung 509 vorgesehen. Diese Gatetunnelstromverringerungsschaltung 513 verringert die Gatetunnelströme der normalen Lese/Schreibschaltung 508 und der Ersatzlese/Schreibschaltung 509, wenn das Spaltenzugrffsbefehlssignal CACT inaktiv ist. Wenn ein Spaltenzugriff startet, stoppt der Betrieb des Verringerns der Gatetunnelströme der normalen und der Ersatzlese/Schreibschaltungen 508 und 509, und diese normale und Ersatzlese/Schreibschaltungen 508 und 509 sind schnell tätig.
Bei der in 100 gezeigten Struktur werden die Gatetunnelströme des Spaltendecoders CD und des Zeilendecoders RD gemäß den Blockauswahlsignalen BS <m : 1> und dem Resultat der Bestimmung durch eine entsprechende der Zeilenersatzbestimmungsschaltungen 506a bis 506m gesteuert. Wenn auf einen normalen Zeilenblock in einem ausgewählten Zeilenblock zuzugreifen ist, wird der entsprechende Ersatzgatetunnelstromverringerungsmechanismus SITRC im wesentlichen in dem gleichen Zustand wie in dem Bereitschaftszustand gehalten, so daß der Gatetunnelstrom des entsprechenden Ersatzzeilendecoders (RD) verringert wird.
Wenn auf eine Ersatzwortleitung in dem ausgewählten Zeilenblock zuzugreifen ist, hält der entsprechende normale Gatetun nelstromverringerungsmechanismus NITRC im wesentlichen den gleichen Zustand wie den in dem Bereitschaftszustand, so daß der Gatetunnelstrom des entsprechenden normalen Zeilendecoders (RD) verringert wird.
Bei der in 100 gezeigten Struktur wird daher die Steuerung des Gatetunnelstromes in einer Zeilenblockbasis und in einer normalen/Ersatzblockbasis durchgeführt, und die Gatetunnelstromverringerungstätigkeit wird nur für die zu betätigende Schaltung gestoppt. Daher wird der Stromverbrauch während der aktiven Periode (Periode der Speicherzellenauswahltätigkeit) verringert.
Die Aktivierung und Deaktivierung des Spaltengatetunnelstromverringerungsmechanismus CITRC für den Spaltendecoder CD werden gemäß dem Blockauswahlsignal BS <m : 1> gesteuert, die von dem Zeilenblockadreßsignal RBA erzeugt werden. Der Spaltengattetunnelstromverringerungsmechanismus CITRC kann jedoch so aufgebaut sein, daß er sowohl die Blockauswahlsignale BS <m : 1> als auch das Spaltenzugriffsbefehlssignal CACT empfängt, so daß seine Gatetunnelstromverringerungstätigkeit nur gestoppt wird, wenn die beiden empfangenden Signale in dem ausgewählten Zustand sind.
[Dritte Modifikation]
101A zeigt schematisch eine Struktur eines Hauptabschnittes einer dritten Modifikation der sechzehnten Ausführungsform der vorliegenden Erfindung. 101A zeigt eine Struktur von nur einer zeilenbezogenen Schaltung für einen Zeilenblock.
In 101A enthält die zeilenbezogene Schaltung: einen Adreßeingangspuffer 552, der das Wortleitungsadreßsignal X ge mäß einem Zeilenadreßverriegelungsfreigabesignal RAL verriegelt; einen Zeilendecoder 554, der ein von dem Adreßeingangspuffer 552 angelegte internes Wortleitungsadreßsignal X gemäß einem Zeilendecoderfreigabesignal RADE decodiert; einen normalen Wortleitungstreiber 556, der eine normale Wortleitung NWL auf einen ausgewählten Zustand treibt gemäß einem Wortleitungstreiberzeitsignal RXT und dem Ausgangssignal des Zeilendecoders 554; einen Zeilenblockdecoder 558, der das Zeilenblockadreßsignal RBA decodiert; eine Zeilenersatzbestimmungsschaltung 560, die gemäß dem von dem Zeilenblockdecoder 558 angelegten Blockauswahlsignal WSF aktiviert wird und bestimmt, ob das Wortleitungsadreßsignal X eine defekte Zeile oder nicht bezeichnet, wenn es aktiviert wird; eine Verriegelungsschaltung 562, die ein von der Zeilenersatzbestimmungsschaltung 560 angelegtes Ersatzzeilenfreigabesignal SREF gemäß dem Zeilendecoderfreigabesignal RADE verriegelt; und einen Ersatzwortleitungstreiber 564, der gemäß dem von der Verriegelungsschaltung 562 angelegten Ersatzzeilenfreigabesignal SRE aktiviert wird und eine Ersatzwortleitung SWL in den ausgewählten Zustand als Reaktion auf das Wortleitungstreiberzeitsignal RXT treibt, wenn er aktiviert ist.
Diese zeilenbezogene Schaltung enthält weiter eine Verriegelungsschaltung 566, die gemäß dem Zeilendecoderfreigabesignal RADE aktiviert wird zum Verriegeln des von dem Zeilenblockdecoder 558 angelegten Blockauswahlsignals BSF und einem normalen Zeilenfreigabesignal NREF, das von der Zeilenersatzbestimmungsschaltung 560 angelegt ist, und das Blockauswahlsignal BS und das normale Zeilenfreigabesignal NRE für den Zeilendecoder 554 erzeugt. Das von der Verriegelungsschaltung 566 angelegte normale Zeilenfreigabesignal NRE kann an den normalen Wortleitungstreiber 556 angelegt werden.
Die zeilenbezogene Steuerschaltung 550 erzeugt das Zeilenadreßverriegelungsfreigabesignal RAL, das Zeilenadreßdecoderfreigabesignal RADE und das Wortleitungstreiberzeitsignal RXT in einer vorbestimmten Sequenz, wenn das Zeilenzugriffsaktivierungssignal RACT aktiv ist. Die zeilenbezogene Steuerschaltung 550 und der Adreßeingangspuffer 552 sind gemeinsam für eine Mehrzahl von Zeilenblöcken vorgesehen. Ein Betrieb der in 101A gezeigten Struktur wird nun unter Bezugnahme auf ein Signalwellenformdiagramm von 101B beschrieben.
Wenn das Zeilenzugriffsaktivierungssignal RACT in den aktiven Zustand des H-Pegels getrieben wird, werden das Zeilenadreßverriegelungsfreigabesignal RAL, das Zeilenadreßdecoderfreigabesignal RADE und das Wortleitungstreiberzeitsignal RXT aufeinanderfolgend in einer vorbestimmten Sequenz aktiviert. Vor der Aktivierung des Zeilenzugriffsaktivierungssignales RACT werden das Wortleitungsadreßsignal X und das Zeilenblockadreßsignal RBA angelegt. Der Zeilenblockdecoder 558 und die Zeilenersatzbestimmungsschaltung 560 sind asynchron zu dem Zeilenzugriffsaktivierungssignal RACT tätig und führen die Decodiertätigkeit bzw. die Bestimmungstätigkeit durch. Mit anderen Worten, die Zeilenersatzbestimmung wird unter Benutzung der Aufsetzperioden der Adreßsignale X und RBA in bezug auf das Zeilenzugriffsaktivierungssignal RACT durchgeführt.
Gemäß dem von dem Zeilenblockdecoder 558 erzeugten Blockauswahlsignal BSF wird die Ersatzbestimmungstätigkeit in dem ausgewählten Zeilenblock durchgeführt. Gemäß dem Ersatzbestimmungsresultat werden das normale Zeilenfreigabesignal NREF und das Ersatzzeilenfreigabesignal SREF in die Zustände versetzt, die dem Resultat der entsprechenden Ersatzbestimmung entsprechen. Daher werden das normale Zeilenfreigabesignal NREF und das Ersatzzeilenfreigabesignal SREF, die von der Zeilenersatzbestimmungsschaltung 560 erzeugt sind, definitiv vor der Aktivierung des Zeilenzugriffsaktivierungssignales RACT gemacht.
Dann nehmen die Verriegelungsschaltungen 566 und 562 die angelegten Signale gemäß der Aktivierung des Zeilenadreßdecodierfreigabesignales RADE auf und verriegeln sie. Folglich wird der Zeilendecoder 554 mit dem Blockauswahlsignal BS und dem normalen Freigabesignal NRE beliefert. Wenn eine normale Wortleitung in dem ausgewählten Zeilenblock bezeichnet ist, führt der Zeilendecoder 554 die Decodiertätigkeit durch, und der normale Wortleitungstreiber 556 treibt die normale Wortleitung NWL in den ausgewählten Zustand.
Wenn eine defekte Wortleitung in dem ausgewählten Zeilenblock adressiert wird, führt der Zeilendecoder 554 nicht die Decodiertätigkeit durch und hält den Bereitschaftszustand. Der normale Wortleitungstreiber 556 hält auch den Bereitschaftszustand. Wenn die defekte Wortleitung adressiert wird, geht das Ersatzzeilenfreigabesignal SREF von der Zeilenersatzbestimmungshaltung 560 in den aktiven Zustand, die Verriegelungsschaltung 562 tritt in den Verriegelungszustand gemäß dem Zeilenadreßdecoderfreigabesignal RADE, und der Ersatzwortleitungstreiber 564 treibt die Ersatzwortleitung SWL in den ausgewählten Zustand gemäß dem Wortleitungstreiberzeitsignal RXT.
Folglich ist das Resultat der Ersatzbestimmung in dem definierten Zustand vor Aktivierung des Zeilenzugriffsaktivierungssignals RACT oder vor der Aktivierung des Zeilenadreßdecoderfreigabesignals RADE spätestens, und die für die Ersatzbestimmung innerhalb der aktiven Periode benötigte Periode kann verringert werden, und somit kann der Stromverbrauch der Schaltungen, die in dem normalen und dem Ersatzzeilendecoder inaktiv gehalten werden, verringert werden, da die entsprechenden Gatetunnelstromverringerungsmechanismen in den aktiven Zustand getrieben werden.
In dem Fall eines Standard-DRAM wird dieses Zeilenzugriffsaktivierungssignal RACT gemäß dem Zeilenadreßstrobesignal/RAC erzeugt. In dem Fall eines synchronen DRAM, der synchron mit dem Taktsignal tätig ist, wird ein aktiver Befehl angelegt, und der interne aktive Zustand wird gehalten bis zum Empfang eines folgenden Vorladebefehls.
In dem Fall des taktsynchronen DRAM können die Verriegelungsschaltungen 566 und 562 zum Übertragen der entsprechenden Signale in Synchronisation mit dem Taktsignal CLK ausgebildet sein.
Solch eine Struktur kann verwendet werden, daß das Wortleitungsadreßsignal X an die Zeilenersatzbestimmungsschaltung 560 und den Zeilendecoder 554 angelegt wird, und das Blockauswahlsignal BSF von dem Zeilenblockdecoder 558 in Synchronisation mit dem Taktsignal zum Aktivieren des Zeilendecoders 554 und Übertragen des Ausgangssignales der Zeilenersatzbestimmungsschaltung 560 übertragen wird.
Bei jeder der obigen Strukturen wird die Aufsetzperiode des Adreßsignales zum Durchführen der Zeilenersatzbestimmung benutzt.
In der in 101A gezeigten Struktur sind der Zeilenblockdecoder 558 und die Zeilenersatzbestimmungsschaltung 560 statisch tätig. Der Zeilenblockdecoder 558 und die Zeilenersatzbestimmungsschaltung 506 können jedoch zeitweilig als Reaktion auf die Deaktivierung des Zeilenzugriffsaktivierungssignales RACT zurückgesetzt werden.
Bei der in 101A gezeigten Struktur ist eine Ersatzwortleitung SWL in dem Ersatzzeilenblock vorgesehen. In dem Fall, in dem eine Mehrzahl von Ersatzwortleitungen SWL in jedem Zeilenblock vorgesehen ist, ist die Zeilenersatzbestimmungsschaltung 560 so aufgebaut, daß sie Ersatzbestimmungsschaltungen entsprechend den Ersatzunterwortleitungen enthält, wobei Ersatzwortleitungen sich auf die Ersatzbestimmungsschaltungen in einer eins-zu-eins-Beziehung beziehen. In diesem Fall wird das normale Zeilenfreigabesignal NREF durch eine NOR-Tätigkeit auf Ausgangssignalen der Mehrzahl von Ersatzbestimmungsschaltungen erzeugt.
[Vierte Modifikation]
102 zeigt schematisch eine Struktur einer fünften Modifikation der sechzehnten Ausführungsform der vorliegenden Erfindung. 102 zeigt eine spaltenbezogene Schaltungsanordnung.
In 102 enthält die spaltenbezogene Schaltung: eine spaltenbezogene Steuerschaltung 578, die auf die Aktivierung des Spaltenzugriffsbefehlssignals CACT zum Erzeugen eines Spaltenadreßverriegelungsfreigabesignals CAL und des Spaltenadreßdecoderfreigabesignals CADE in einer vorbestimmten Sequenz reagiert; einen Spaltenadreßeingangspuffer 570, der das Spaltenadreßsignal Y als Reaktion auf das Spaltenadreßverriegelungsfreigabesignal CAL aufnimmt und verriegelt; eine Spaltenersatzbestimmungsschaltung 572, die als Reaktion auf die Aktivierung eines Zeilenzugriffsaktivierungssignals RACT aktiviert wird zum Aufnehmen des Spaltenadreßsignales Y zum Durchführen der Spaltenersatzbestimmung; einen normalen Spaltendecoder 573, der auf die Aktivierung des Spaltenadreßdecoderfreiabesignals CAD zum Verriegeln des normalen Spaltenfreigabesignals NCE reagiert, das von der Spaltenersatzbestimmungsschaltung 572 empfangen ist, und zum Decodieren des Spaltenadreßsignals, das von dem Spaltenadreßeingangspuffer 570 empfangen ist; und einen Ersatzspaltendecoder 576, der das Ersatzspaltenfreigabesignal SCE verriegelt, das von der Spaltenersatzbestimmungsschaltung 572 empfangen ist, als Reaktion auf die Aktivierung des Spaltenadreßdecoderfreigabesignals CADE, und das Spaltenauswahlsignal CSL erzeugt.
Der Ersatzspaltendecoder 576 treibt nur eine Ersatzspaltenauswahlleitung SCSL zum Auswählen eines Zustandes gemäß dem Ersatzspaltenfreigabesignal SCE. In dem Fall, in dem eine Mehrzahl von Ersatzspaltenleitungen vorgesehen ist, ist die Spaltenersatzbestimmungsschaltung 572 ausgelegt zum Enthalten einer Mehrzahl von Programmschaltungen zum Speichern einer Mehrzahl von Adressen von defekten Spalten, wobei diese Spaltenprogrammschaltungen den entsprechenden Ersatzspaltenauswahlleitungen SCSL entsprechen.
Der normale Spaltendecoder 574 und der Ersatzspaltendecoder 576 treiben eine normale Spaltenauswahlleitung NCSL und die Ersatzspaltenauswahlleitung SCSL in den ausgewählten Zustand gemäß dem Spaltenadreßdecoderfreigabesignal CADE. Die Spaltenersatzbestimmungsschaltung 572 führt die Ersatzbestimmungstätigkeit asynchron zu dem Spaltenzugriffsaktivierungssignal CACT durch, wie in 103 gezeigt ist. Folglich hat zu dem Start des Decodierens durch den normalen Spaltendecoder 574 die Spaltenersatzbestimmungsschaltung 572 bereits ihre Bestimmungstätigkeit beendet. Daher kann die Spaltenauswahltätigkeit intern zu einem schnelleren Zeitpunkt gestartet werden, und die Aktivierung/Deaktivierung der Gatetunnelstromverringe rungsmechanismen, die für die normalen und die Ersatzspaltendecoder 574 und 576 vorgesehen sind, können zu einer schnelleren Zeit gesteuert werden.
Da die Zeit zum Schalten der Zustände des Gatetunnelstromverringerungsmechanismus nicht innerhalb der aktiven Periode vorhanden ist, kann der Stromverbrauch, der durch dieses Schalten verursacht wird, von der aktiven Periode ausgeschlossen werden, und der Stromverbrauch in der aktiven Periode kann verringert werden.
In der in 102 gezeigten Struktur kann das Spaltenzugriffsbefehls-(Aktivierungs)Signal CACT gemäß dem Spaltenadreßstrobesignal/CAS erzeugt werden oder gemäß dem Spaltenzugriffsbefehl erzeugt werden, wie es in dem taktsynchronen DRAM der Fall ist. In dem Fall des taktsynchronen DRAMs kann das Bestimmungsresultat der Spaltenersatzbestimmungsschaltung 572 in Synchronisation mit dem Taktsignal CLK übertragen werden.
In den in 101A und 102 gezeigten Strukturen werden die internen Tätigkeiten gemäß den Zugriffsaktivierungssignalen RACT und CACT durchgeführt, und die Gatetunnelstromverringerungsmechanismen werden selektiv aktiviert. Alternativ können die Gatetunnelstromverringerungsmechanismen so aufgebaut sein, daß sie in dem Zustand synchron zu diesen Zugriffsaktivierungssignalen RACT und CACT geschaltet werden. Genauer, in 101A können das Blockauswahlsignal BSF, das von dem Zeilenblockdecoder 558 erzeugt ist, als auch die Ersatz und die normalen Zeilenfreigabesignale SREF und NREF, die von der Zeilenersatzbestimmungsschaltung 560 erzeugt sind, ausgelegt sein zum Angelegtwerden an die entsprechenden Gatetunnelstromverringerungsmechanismen.
In der in 100 gezeigten Struktur sind die normalen und die Ersatzzeilenblöcke innerhalb des Zeilenblockes angeordnet. Alternativ kann ein einzelner Ersatzzeilenblock gemeinsam mit einer Mehrzahl von normalen Zeilenblöcken vorgesehen sein. In diesem Fall werden die Aktivierung/Deaktivierung und der Gatetunnelstrom der normalen Leseverstärker unabhängig von jenen der Ersatzleseverstärker gesteuert.
Gemäß der sechzehnten Ausführungsform der vorliegenden Erfindung wird, wie oben beschrieben wurde, in der normalen/Ersatzspeicherzellenredundanzstruktur der Gatetunnelstromverringerungsmechanismus für den Zugriffspfad in denm unausgewählten Zustand aktiv gehalten. Somit kann der Leckstrom aufgrund des Gatetunnelstromes verringert werden, und dadurch kann der Stromverbrauch während der aktiven Periode der Halbleiterspeichervorrichtung verringert werden.
Gemäß der vorliegenden Erfindung werden, wie oben beschrieben wurde, die ITR-Transistoren oder die MIS-Transistoren, die große Gatetunnelbarrieren aufweisen können, in Abschnitten benutzt, in denen der Gatetunnelstrom ein Problem verursachen kann, so daß der Gatetunnelleckstrom wirksam unterdrückt werden kann und der Stromverbrauch kann verringert werden.

Claims

Halbleitervorrichtung mit: einem ersten Stromquellenknoten (1, 2); einem Logikgatter (IV0–IV4), das als eine Komponente davon einen ersten Feldeffekttransistor mit isoliertem Gate (PQ, NQ) mit einer ersten Gatetunnelbarriere zum Empfangen einer ersten Spannung auf einer ersten Stromversorgungsleitung (3, 4) als eine erste Betriebsstromversorgungsspannung und Durchführen einer vorbestimmten Tätigkeit enthält; und einem ersten Schalttransistor (SW1, SW2; SW3, SW4), der zwischen den ersten Stromversorgungsknoten (1, 2) und die erste Stromversorgungsleitung (3, 4) geschaltet ist, der aus einem zweiten Feldeffekttransistor mit isoliertem Gate und mit einer zweiten Gatetunnelbarriere gebildet ist, die größer als die erste Gatetunnelbarriere ist, und der selektiv eingeschaltet wird als Reaktion auf eine Betriebsmodusbefehlsignal (/Φ, Φ), das einen Betriebsmodus des Logikgatters (IV0–IV4) befiehlt.
Halbleitervorrichtung nach Anspruch 1, bei der die erste Gatetunnelbarriere äquivalent zu einer Gatetunnelbarriere aus einem Siliziumoxidfilm mit einer Dicke von 3 Nanometer höchstens ist.
Halbleitervorrichtung nach Anspruch 1, bei der der erste Feldeffekttransistor mit isoliertem Gate (PQ, NQ) des Logikgatters (IV0 –IV4) einen Gateisolierfilm von 3 Nanometer höchstens in der Dicke aufweist.
Halbleitervorrichtung nach Anspruch 1, bei der die Dicke des Gateisolierfilmes (Tox) des ersten Feldeffektstransistors mit isoliertem Gate (PQ, NQ) die gleiche wie die Dicke des Gateisolierfilmes (Tox) des zweiten Feldeffekttransistors mit isoliertem Gate ist.
Halbleitervorrichtung nach Anspruch 1, bei der die Dicke des Gateisolierfilmes (Tox1) des ersten Feldeffekttransistors mit isoliertem Gate (PQ, NQ) kleiner als die Dicke des Gateisolierfilmes (Tox2) des zweiten Feldeffekttransistors mit isoliertem Gate ist.