CN1507048A - 用于在休眠状态下减轻栅极漏泄的方法和电路 - Google Patents

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Abstract

一种用于在休眠状态下减轻栅极漏泄的方法和电路。在休眠状态下，可对例如静态电路、动态电路的电路中的多个器件中的一个或多个施加输入模式。响应该输入模式的施加，该电路中的大多数器件在其每一端，即源极、栅极和漏极端，可以具有基本相同的电压，从而减轻栅极漏泄。

Description

用于在休眠状态下减轻栅极漏泄的方法和电路
技术领域
本发明涉及集成电路中的功耗领域，更具体地说，涉及在集成电路工作的休眠方式下减轻晶体管栅极漏泄。
背景技术
电子器件的功耗可由两部分构成。动态功耗涉及器件工作时消耗的功率。对处理器来说，动态功耗可发生在处理器时钟工作时。当设备不在工作时还可能发生漏泄功耗，并按漏泄电流继续消耗功率，该漏泄电流流经构成该电子器件的处于截止状态的晶体管。
漏泄电流可包括通常称作“亚阈值漏泄(subthreshold leakage)”和“栅极漏泄(gate leakage)”的漏泄。亚阈值漏泄可指当晶体管被钝化(deactivated)，即截止时在晶体管沟道中流过的电流。亚阈值漏泄可与阈值电压除以热能(kT)成指数依赖关系。因此，随着阈值电压的降低，亚阈值漏泄也降低。
“栅极漏泄”电流可指穿过晶体管栅极氧化物的载流子隧道效应。栅极漏泄可直接与栅极氧化物的尺寸关联。栅极氧化物越薄，栅极漏泄越大。
漏泄功耗已成为亚微型晶体管设计中主要关心的问题，特别是在低功率应用中，如便携计算机。例如，在以电池进行工作的便携计算机中，漏泄功耗可缩短电池的寿命。因此，已经开发了若干技术以减轻漏泄功耗，例如在通常称作“休眠方式”(sleep mode)或“休眠状态”的省电工作方式下减轻漏泄功耗。
传统上，减轻功耗技术只集中于漏泄电流的亚阈值部分，因为传统上栅极漏泄一直是总漏泄电流中的不显著部分。然而，随着晶体管中的栅极氧化物被做得越来越薄，栅极漏泄增加了，从而使栅极漏泄成为总漏泄电流中的显著部分。
在Fatih Hamzaoglu等人的题为“Circuit Level Techniques to ControlGate Leakage for sub-100nm CMOS”的论文中已建议了减轻栅极漏泄的构想。所建议的构想是比N沟道金属氧化物半导体(NMOS)晶体管更多地使用P通道金属氧化物半导体(PMOS)晶体管，因为PMOS栅极漏泄低于NMOS栅极漏泄。然而，这造成性能的显著降低。
所以，在本技术领域需要例如在休眠状态下使晶体管栅极漏泄减至最小而不对性能造成负面影响。
发明内容
在一些实施例中，通过在休眠状态下在电路中的大多数晶体管的源极、栅极和漏极端产生基本相同的电压，上文总结的那些问题至少是可以部分地得到解决。
在本发明的一个实施例中，一种用于在休眠状态下减轻晶体管栅极漏泄的方法可包含如下步骤：在休眠状态下对电路中的多个器件中的一个或多个施加(采用)输入模式(input pattern)。作为施加该输入模式的结果，在电路中的大多数器件的源极、栅极和漏极端可产生基本相同的电压，从而减轻栅极漏泄。
上文已相当宽泛地概括了本发明一个或多个实施例的特征和技术优点，以便使下文中对本发明的详细描述可以得到更好的理解。本发明的其他特征和优点将在下文中描述，它们构成本发明权利要求的主题。
附图说明
当结合附图考虑下文的详细描述时，能更好地理解本发明，在这些附图中：
图1是栅极漏泄绝对值相对于栅极到源极电压和相对于栅极到漏极电压的变化的示意图；
图2A显示用于减轻静态与非(NAND)电路的栅极漏泄的传统方法；
图2B显示采用本发明的原理以减轻静态NAND电路的栅极漏泄；
图3A显示传统的NAND动态电路；
图3B显示根据本发明配置的修改的NAND动态电路；以及
图4是根据本发明的用于在休眠状态下减轻晶体管栅极漏泄的方法的流程图。
具体实施方式
本发明包含一种用于在休眠状态下减轻晶体管栅极漏泄的方法和电路。在本发明的一个实施例中，在休眠状态下可对电路中的多个器件中的一个或多个施加输入模式，该电路如静态电路、动态电路。响应这一输入模式的施加，电路中的大多数器件可在其每一端，即源极、栅极和漏极端，具有基本相同的电压，从而减轻栅极漏泄。应该注意，尽管在下文中结合了3输入静态NAND电路和2输入动态NAND电路来讨论本发明，但本发明的原理可在任何类型的静态或动态电路中实现。还应注意，实现这些静态或动态电路的实施例应落入本发明的范围之内。
在下文的讨论中，陈述了大量具体细节以提供对本发明的透彻理解。然而，应该注意，本领域技术人员能实施本发明而无需这些具体细节。在其他实例中，以方框图的形式显示公知的电路，以免因不必要的细节模糊了本发明。
如在背景技术部分中说明的那样，减轻漏泄电流的传统技术只集中于漏泄电流的亚阈值部分，因为栅极漏泄在传统上一直是总漏泄电流的不显著部分。然而，晶体管中的栅极氧化物已被做得越来越薄，从而使栅极漏泄成为总漏泄电流的显著部分。因此，本技术领域需要使晶体管栅极漏泄减至最小。
栅极漏泄是穿过栅极氧化物的电场的指数函数。就是说，如图1中所示，栅极漏泄是栅极到源极和栅极到漏极电压的指数函数。图1显示栅极漏泄的绝对值相对于栅极到源极电压(“Vgs”)和相对于栅极到漏极电压(“Vg”)的变化。如图1中所示，当n型晶体管被激活时(这发生在Vgs为高电平时)，当Vgd为高电平时被激活的晶体管的栅极漏泄电流产生最大值。也如图1所示，当n型晶体管被钝化时(这发生在Vgs为低电平)，当Vgd为最大值时栅极漏泄电流为最大值。因此，为减小栅极漏泄电流，可能需要产生比较低的Vgs和Vgd的幅值。这可通过在晶体管的源极、漏极和栅极端产生基本相同的电压来实现。下面将结合图2A-B、图3A-B及图4来讨论通过在电路中的大多数晶体管的源极、漏极和栅极端产生基本相同的电压来在电路的休眠工作状态下减轻栅极漏泄。图2A显示使3输入静态NAND电路的漏泄电流减至最小的传统方法。图2B显示采用本发明的原理以减轻3输入静态NAND电路的栅极漏泄，从而使总漏泄功耗的减少量大于传统方法的减少量。图3A显示传统的2输入动态NAND电路。图3B显示采用本发明原理以减轻栅极漏泄的修改后的2输入动态NAND电路。图4是用于减轻图2A所示静态电路和图3A所示动态电路的栅极漏泄的方法的流程图。
图2A-B-静态电路
图2A-B显示3输入NAND电路200。电路200可包含电源201，该电源在节点205与p型晶体管202、203及204耦合。p型晶体管202、203及204可在节点207与n型晶体管206耦合。n型晶体管206可与n型晶体管208、209串联耦合。n型晶体管209可与接地210耦合。
如前所述，图2A显示减轻电路200的漏泄电流的传统方法。参考图2A，可在休眠状态下对输入A，B和C施加输入模式0，0，0，着眼于减轻亚阈值漏泄。在休眠状态下，通过施加这样的输入模式，晶体管202、203及204可被激活，即导通，而晶体管206、208及209可被钝化，即截止。节点205和207具有高电位。通过钝化晶体管206、208及209，电路200的输出变为高电平，从而使晶体管202、203及204通过它们的栅极漏泄，如箭头211、212及213分别指出的那样。再有，位于节点207附近的n型晶体管，即n型晶体管206，具有高的Vgd和低的Vgs，从而造成显著的栅极漏泄电流。尽管通过施加这一输入模式可减小亚阈值漏泄，但晶体管202、203、204及206会产生栅极漏泄。如下文中结合图2B讨论的那样，通过在大多数晶体管的源极、漏极和栅极端产生基本相同的电压，图2A的电路200中的栅极漏泄可得到减轻。
如前所述，图2B显示采用本发明的原理以减轻电路200中的栅极漏泄。参考图2B，可在休眠状态下对输入A′、B′和C′施加输入模式1，1，0。在休眠状态下，通过施加这一输入模式，晶体管202、203及209可被钝化，而晶体管204、206及208可被激活。节点205和207具有高电位。通过只钝化最靠近晶体管堆(transistor stack)(晶体管206、208及209)尾部的晶体管209，电路200在节点207的输出变为近似于Vdd，即电源201的电压电平。于是，晶体管202和203可在它们的所有端，即Vgs和Vgd，有基本相同的电压。通过使它们的所有端具有相同电压，晶体管202和203的栅极漏泄可基本上接近于零。就是说，通过使它们的所有端具有相同电压，Vgs和Vgd可为最小值，造成近乎为零的栅极漏泄。再有，在晶体管206和208的端的电压，即Vgs和Vgd，基本相同，从而减小栅极漏泄。因此，晶体管202、203、206和208的栅极漏泄可基本为零。现在显著量的栅极漏泄只发生于晶体管204，如箭头213所示。少量栅极漏泄可发生于晶体管209。于是，电路200的总栅极漏泄已被减小。再有，由于在晶体管堆(晶体管206、208和209)中最低位置的晶体管209已被钝化，亚阈值漏泄的增加可减至最小。因此，与图2A中的电路200相比，图2B中的电路200的总漏泄电流可被减小。
图3A-传统的动态电路
图3A显示传统的2输入NAND动态电路300。电路300可包含电源301，该电源与p型晶体管302、303耦合。电源301可进一步与输出反相器耦合，该输出反相器包含p型晶体管304，该p型晶体管304与n型晶体管305串联耦合。电路300在节点306的输出可与p型晶体管303的栅极耦合。动态节点307可与晶体管304、305的栅极以及p型晶体管302、303和n型晶体管308的漏极耦合。n型晶体管308可与n型晶体管309、310串联耦合。n型晶体管310和305可与接地311耦合。时钟信号可输入到晶体管302(“预充电晶体管”)和晶体管310。晶体管308和309可接收来自前面耦合的动态电路的输出，如“A”和“B”指示的那样。在一个实施例中，晶体管304、308、309及310可被配置成有比晶体管305更宽的栅极区。
如电路300这样的动态电路被设计成以两阶段工作，即预充电阶段和评估阶段。在预充电阶段，如电路300这样的动态电路的节点被设置成预先定义的电压电平。在评估阶段，根据该动态转换电路的逻辑功能，这些动态电路节点从它们的预充电状态进行转换。参考图3A，在预充电阶段，时钟信号(CLK)可具有低电位值，即“0”，从而使动态节点307具有高电位值，即二进制值“1”。在评估阶段，CLK可具有高电位值，即二进制值“1”，从而使动态节点307具有低电位值，即二进制值“0”。
在休眠状态下，时钟信号(CLK)可被设置为处于预充电阶段或处于评估阶段。如果在休眠状态下采用评估阶段，则如上所述，CLK为“1”，从而使得在节点307出现0值，在输出节点306出现二进制值“1”。假定与电路300耦合的其他动态电路也处在评估阶段，则到其他动态电路的输出也具有二进制值“1”。因此，输入A和B具有二进制值“1”。由于动态节点具有低电位值，所以到输出反相器的输入近似于零。于是，晶体管304、308、309和310被激活，即导通。晶体管302、303和305被钝化，即截止。在晶体管304、308、309和310中可发生显著的栅极漏泄量，因为在各端，即Vgs和Vgd的电压电平不相等，从而造成显著的栅极漏泄电流。在晶体管302和305中可发生不那么显著的栅极漏泄量，因为栅极和漏极端之间的电压电平不相等。再有，可由被钝化的晶体管302、304和305可产生亚阈值漏泄而且该漏泄可能是显著的。如下文讨论的那样，在休眠状态下使用预充电阶段可减小电路300的亚阈值漏泄及栅极漏泄。
如果在休眠状态下使用预充电阶段，则如上所述，CLK是“0”，从而使得在节点307出现二进制值“1”，在输出节点306出现值“0”。假定与电路300耦合的其他动态电路也处在预充电阶段，则到其他动态电路的输出也为“0”。因此，输入A和B为“0”。由于动态节点具有高电位值，所以到输出反相器的输入近似于Vdd，即电源301的电位。因此，晶体管302、303和305被激活，即导通。晶体管304、308、309和310被钝化，即截止。在预充电晶体管302和晶体管305中可发生显著的栅极漏泄量，因为在它们的端，即Vgs和Vgd的电压电平不相等，从而造成显著的栅极漏泄电流。因为栅极和漏极的端之间的电压电平不相等，在晶体管304和308中可能发生不那么显著的栅极漏泄量。再有，晶体管304的亚阈值漏泄可能是显著的，晶体管304可能配置有宽沟道。尽管在休眠状态下通过使用预充电阶段代替评估阶段可减小栅极漏泄和亚阈值漏泄，但使用如下文讨论的本发明原理可在电路300中进一步减小栅极漏泄而同时具有类似的亚阈值漏泄。
图3B-修改的动态电路
图3B显示根据本发明配置的修改的2输入NAND动态电路350。动态电路350可类似于电路300(图3A)来配置，除可使用单独的预充电和评估时钟来钝化预充电和评估晶体管以外。再有，动态节点307可由最小尺寸的有条件上拉晶体管(conditional pull-up transistor)313充电。再有，输出反相器配置可修改成通过使用另一个最小尺寸的晶体管314断开n型晶体管305的下拉(pull down)通路来上拉(pull up)输出反相器的输入。再有，可使用休眠状态信号来激活p型晶体管313、315，从而保证动态节点307和内部节点306被拉高。在休眠状态下，休眠状态信号可用于通过驱动内部节点312到低电平以激活p型晶体管313、315。
参考图3B，电路350可包括与电路300(图3A)相比的如下额外的部件。节点312可耦合于p型晶体管313，该晶体管313耦合于晶体管309的漏极和晶体管308的源极。p型晶体管313的源极可与电源301耦合。再有，节点312可与n型晶体管314耦合，而该晶体管314耦合于晶体管305的源极。n型晶体管314的源极可与接地311耦合。在n型晶体管314的漏极和晶体管305的源极处的节点可与p型晶体管315耦合。p型晶体管315的源极可与电源301耦合。在一个实施例中，添加到电路300(图3A)的晶体管313、314和315可以是具有不显著的栅极区的最小尺寸器件。应该注意，电路350可包含替代装置和/或配置以实现上述使用本发明原理所进行的修改。还应注意，本领域普通技术人员将能实现这样的实施例，而且这些实施例将落入本发明的范围之内。
再参考图3B，如果在休眠状态下预充电阶段时钟具有二进制值“1”，评估阶段时钟具有值“0”，而休眠状态信号的补码具有值“0”(休眠状态信号有效)，则在电路350中的大量节点达到高电位值，从而减轻电路300(图3A)中的栅极漏泄。就是说，如果在休眠状态下预充电阶段时钟有二进制值“1”，评估阶段时钟具有值“0”，而休眠状态信号的补码具有值“0”，则在电路350中的大多数晶体管在其源极、漏极和栅极端可具有基本相同的电压，从而减轻电路300(图3A)中的栅极漏泄。
如果在休眠状态下休眠状态信号的补码具有值“0”，则节点312达到值0。于是，晶体管313和315被激活，即导通，而晶体管314被钝化，即截止。再有，如果预充电阶段时钟具有二进制值“1”而评估阶段时钟具有值“0”，则晶体管302和310被钝化。节点306和307达到二进制值“1”。于是，晶体管305被激活，而晶体管303、304被钝化。假定电路350与其他类似设计的动态电路耦合，则那些其他动态电路的输出也是二进制值“1”。因此，输入A和B是二进制值“1”。于是，晶体管308和309被激活。上述情况的结果是，晶体管302、303、304、305、308及309在它们的所有各端，即Vgs和Vgd具有相同电压(二进制值“1”)。通过在它们的所有端具有相同电压，晶体管302、303、304、305、308及309的栅极漏泄可基本上接近于零。在晶体管310中可发生少量栅极漏泄，在该晶体管中漏极(高电位)和栅极(低电位)具有不同的电位。再有，在晶体管313、314及315中可发生不显著的栅极漏泄量，因为它们可以是带有不显著的栅极区的最小尺寸的器件。晶体管313和315可显示出比晶体管314更大的栅极漏泄量，因为其源极和漏极具有高电位而栅极具有低电位。晶体管314的源极和栅极具有低电位而晶体管314的漏极具有高电位。因此，通过使大多数晶体管的端，即Vgs和Vgd，处于基本相同的电位，可减小电路300(图3A)的栅极漏泄。再有，当在休眠状态下使用预充电阶段时，电路350的亚阈值漏泄近似等于电路300(图3A)的亚阈值漏泄。亚阈值漏泄可在预充电晶体管302以及晶体管314中发生。因此，与图3A中的电路300相比，图3B中的电路350的总漏泄电流减小了。
图4-用于减轻晶体管栅极漏泄的方法
图4是本发明一个实施例的方法400的流程图，该方法400用于在休眠状态下减轻在例如静态电路、动态电路的电路中的晶体管栅极漏泄。
参考图4并结合图2A-B及图3A-B，在步骤401中，在休眠状态下可对例如静态电路200、动态电路350的电路中的多个器件中的一个或多个施加输入模式。参考图2B，在休眠状态下，可对输入A′、B′和C′施加输入模式1，1，0。参考图3B，输入A和B可接收二进制值1。预充电阶段时钟可具有二进制值1，而评估阶段时钟可具有值0。在休眠状态下，可启动休眠状态信号，从而对电路350的内部节点充电。
在步骤402中，响应输入模式的施加，可在例如静态电路200、动态电路350的电路中的多个晶体管的大多数中的源极、栅极和漏极端产生基本相同的电压。参考图2B，在休眠状态下，通过对输入A′、B′和C′施加输入模式1，1，0，晶体管202、203和209可被钝化，而晶体管204、206和208可被激活。节点205和207具有高电位。通过只钝化最靠近晶体管堆(晶体管206、208和209)尾部的晶体管209，电路200在节点207的输出近似于Vdd，即电源201的电压电平。于是，晶体管202、203、206和208在它们的所有端，即Vgs和Vgd具有基本相同的电压。通过在其所有端具有基本相同的电压，晶体管202、203、206和208的栅极漏泄可基本上接近于零。现在显著的栅极漏泄量只发生于晶体管204。少量栅极漏泄可发生于晶体管209。于是，减小了图2A中的电路200的总栅极漏泄。再有，由于在晶体管堆(晶体管206、208和209)中最低位置的晶体管209被钝化，亚阈值漏泄的增加可减至最小。因此，与图2A中的电路200相比，图2B中的电路200的总漏泄电流被减小。
参考图3B，对电路350施加输入模式的结果是，晶体管302、303、304、305、308及309可在它们的所有端，即Vgs和Vgd具有基本相同的电压(二进制值“1”)。通过在它们的所有端具有基本相同的电压，晶体管302、303、304、305、308及309的栅极漏泄可基本上接近于零。在晶体管310中可发生少量的栅极漏泄，在该晶体管中漏极(高电位)和栅极(低电位)具有不同的电位。再有，在晶体管313、314及315中可发生不显著的栅极漏泄量，因为它们可以是带有不显著的栅极区的最小尺寸的器件。因此，通过使大多数晶体管的各端，即Vgs和Vgd，处于基本相同的电位，电路300(图3A)的栅极漏泄可被减小。再有，当在休眠状态下使用预充电阶段时，电路350的亚阈值漏泄近似等于电路300(图3A)的亚阈值漏泄。亚阈值漏泄可在预充电晶体管302以及晶体管314中发生。因此，与图3A中的电路300相比，图3B中的电路350的总漏泄电流减小了。
应该注意，方法400可以以不同的给出顺序执行，在图4的讨论中给出的顺序是示例性的。还应注意，图4中的某些步骤是可几乎并行执行的。
尽管结合若干实施例描述了该电路和该方法，但不是要限定于这里陈述的特定形式；相反，而是要覆盖这些替代物、修改和等效物，这些替代物、修改和等效物有理由被包括在所附权利要求书规定的本发明的精神和范围之内。应该注意，那些小标题只是用于组织目的，不意味着限制说明书或权利要求书的范围。

Claims (12)

1.一种用于在休眠状态下减轻晶体管栅极漏泄的方法，包含如下步骤：
在所述休眠状态下对电路中的第一多个器件中的一个或多个施加输入模式；以及
响应所述输入模式的所述施加，在所述电路中的所述第一多个器件中的大多数中的每一个的源极、栅极和漏极端产生基本相同的电压，从而减轻晶体管栅极漏泄。
2.如权利要求1所述的方法，其特征在于：所述电路是动态电路。
3.如权利要求2所述的方法，其特征在于：通过分别驱动预充电和评估时钟，所述第一多个器件中的所述大多数中的每一个在所述源极、所述栅极和所述漏极端具有基本相同的电压。
4.如权利要求3所述的方法，其特征在于：通过在所述休眠状态下驱动内部节点到第一状态，所述第一多个器件中的所述大多数中的每一个在所述源极、所述栅极和所述漏极端有基本相同的电压。
5.如权利要求1所述的方法，其特征在于：所述电路是静态电路。
6.如权利要求5所述的方法，其特征在于：在所述电路中在晶体管堆中的第二多个器件中的最靠近尾部的一个器件被钝化，从而使亚阈值漏泄的增大减至最小。
7.一种电路，包含：
电源；
接地；以及
与所述电源和所述接地耦合的第一多个晶体管，其中所述第一多个晶体管中的一个或多个被配置成在休眠状态下接收输入，其中，作为接收的所述输入的结果，在所述多个晶体管中的大多数中的每一个的源极、栅极和漏极端产生基本相同的电压，从而在所述休眠状态下减轻晶体管栅极漏泄。
8.如权利要求7所述的电路，其特征在于：所述电路是动态电路。
9.如权利要求8所述的电路，其特征在于进一步包含：
与所述第一多个晶体管之一耦合的第一时钟，其中所述第一时钟驱动预充电信号；以及
与所述第一多个晶体管之一耦合的第二时钟，其中所述第二时钟驱动评估信号。
10.如权利要求9所述的电路，其特征在于进一步包含：
与所述电路的内部节点耦合的信号，其中所述信号被配置成在所述休眠状态下驱动所述内部节点到第一状态。
11.如权利要求7所述的电路，其特征在于：所述电路是静态电路。
12.如权利要求11所述的电路，其特征在于：在所述电路中的晶体管堆中的第二多个晶体管中的最靠近尾部的一个晶体管被钝化，从而使亚阈值漏泄的增大减至最小。
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