CN100511477C - 静态随机存储器 - Google Patents

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Abstract

一种静态随机存储器，包括第1组及第2组基本电路，该第1组及第2组基本电路具有构成反相器的PMOS负载晶体管及NMOS驱动晶体管和将该反相器的输出联接于位线上的NMOS存取晶体管，将第1组基本电路的反相器的输出以及输入分别与第2组基本电路的反相器的输入以及输出连接，其中两组基本电路之间的反相器的截止漏电流大小为不对称。

Description

静态随机存储器
本申请是申请日为2002年6月28日，申请号为02125170.3，发明名称为“静态随机存取器”的分案申请。
技术领域
本发明涉及一种存取单元可高密度安装的静态随机存储器(SRAM：Static Random Access Memory)。
背景技术
我们知道CMOS型静态随机存储器是由6个晶体管分成两组基本电路后相互耦合而成。其中包括：以构成反相器的PMOS负载晶体管及NMOS驱动晶体管和将该反相器的输出联接于位线上的NMOS存取晶体管的基本电路为第1组，将该基本电路与另一组相同的基本电路的反相器的输出，入交叉耦合联接在一起的2组基本电路。
美国专利第5744844号揭载的静态随机存储器，在此称其为第1项既存技术，采用了与从前技术，即：在一个存取单元区域的上半部分为N阱区域，下半部分为P阱区域的纵置型单元构造的(从前)技术相比，即可存取高速化，又可缩小单元面积的技术，即：位于存取单元区域中央的N阱区域中配置各组基本电路PMOS负载晶体管；在左侧的P阱区域中配置第1组基本电路的NMOS驱动晶体管及NMOS存取晶体管；在右侧P阱区域中配置第2组基本电路的NMOS驱动晶体管及NMOS存取晶体管的横置型单元构造技术(第1项既存技术)。在这里，定义位线为纵走向、字线为横走向。美国专利第5930163号也揭载了同样的技术。
另一方面，刊登在美国专利第6240009号的静态随机存储器，在此称其为第2项既存技术：即以单端型读出及差动型写入操作为前提，在6个晶体管构成的静态随机存储器存取单元中，通过使其中一组的NMOS驱动晶体管的栅宽度比另一组NMOS驱动晶体管的删宽度窄，以谋求减小静态随机存储器存取单元的面积。
本发明要解决的问题
在由6个晶体管构成的静态随机存储器存取单元中，从位线流入源极线的单元电流，是由NMOS驱动晶体管及NMOS存取晶体管的沟道宽度决定的。单元电流若是小的话，意味着位线的放大迟延就大。然而，上述第1项的既存技术是以在两组基本电路之间所构成的晶体管尺寸对称为前提，所以，为削减位线的放大迟延而加大元件电流来实现更加高速的操作，就必须加大全部6个晶体管的尺寸，这也就意味着要加大静态随机存储器存取单元面积。另外，上述第2既存技术中，由于各组基本电路中的NMOS存取晶体管具有完全相同的栅宽度，故又会出现了称为不能充分利用栅宽度宽的NMOS驱动晶体管的电流驱动能力的问题。
发明内容
本发明的目的是提供改良后的新型静态随机存储器。
本发明所涉及的第1种静态随机存储器，由构成反相器的负载晶体管及驱动晶体管、和用于将所述反相器的输出与位线连接的存取晶体管所构成的电路作为基本电路，所述静态随机存储器包括存储器单元，该存储器单元由第1组基本电路及第2组基本电路构成，并且所述第1组基本电路的输出与所述第2组基本电路的输入连接，所述第2组基本电路的输出与所述第1组基本电路的输入连接，，其中第1组基本电路的驱动晶体管和存取晶体管的沟道宽度(栅极宽度)相互相同、且该沟道宽度比第2组基本电路的驱动晶体管及存取晶体管的沟道宽度要宽。据此，可以确保大单元电流的流通，所以可削减位线的放大迟延。再有，例如，若将两组基本电路之间的负载晶体管和驱动晶体管的沟道宽度设定为相差15％以上的话，就可防止在读出操作时，由于元件电流而引起的电位上升，从而导致存取数据损坏的现象。
本发明所涉及的第2种静态随机存储器，构成所述第1组基本电路的一部分晶体管的截止漏电流大小，与构成所述第1组基本电路的其他晶体管以及构成所述第2组基本电路的晶体管的截止漏电流大小不同。据此，在一组基本电路上确保大元件电流的同时，可削减该静态随机存储器的无信号泄漏电流。
本发明所涉及的第3种静态随机存储器，构成所述第1组基本电路的一部分晶体管的栅极氧化膜的厚度，与构成所述第1组基本电路的其他晶体管以及构成所述第2组基本电路的晶体管的栅极氧化膜的厚度不同。据此，在一组基本电路中确保有大元件电流的同时，可削减该静态随机存储器的无信号漏电流。
本发明所涉及的第4种静态随机存储器，与所述第1组基本电路连接的位线专用于写入，与所述第2组基本电路连接的位线兼用于读出和写入；构成所述第1组基本电路的晶体管中至少1个晶体管的电流驱动能力被设定成比所述第2组基本电路的相应晶体管的电流驱动能力低，而所述第1组基本电路和所述第2组基本电路的存取晶体管被构成为在读出操作时只激活所述第2组基本电路中的存取晶体管；而在写入操作时，则同时激活两组基本电路的存取晶体管。据此，可实现单端型读出和差动型记入的操作。
本发明所涉及的第5种静态随机存储器，构成所述第1组基本电路的一部分晶体管的电流驱动能力，比构成所述第1组基本电路的其他晶体管以及构成所述第2组基本电路的晶体管的电流驱动能力低；所述静态随机存储器还具有用于在读出操作时将所述第1组基本电路的源线电位电平设定成比所述第2组基本电路的源线电位电平高的单元。据此，在确保其中一组基本电路在大元件电流同时，可防止在读出操作时，由于元件电流引起的电位上升而导致的存取数据的损坏。
本发明所涉及的第6种静态随机存储器，构成所述第1组基本电路的驱动晶体管和存取晶体管相互具有相同的沟道宽度，并且在同一个连续且无曲折矩形激活化区域中形成，构成所述第2组基本电路的驱动晶体管和存取晶体管相互具有相同的沟道宽度，并且在同一个连续且无曲折矩形激活化区域中形成。据此，缓和了激活区域内的应力，其结果可防止缺陷发生于未然。
附图的简单说明
图1表示本发明的静态随机存储器的构成例。
图2表示图1中的各个晶体管的尺寸及阈值电压的一个例子。
图3表示图1中各个晶体管的阈值电压的另外的例子。
图4表示图1中各个晶体管的栅氧化薄膜厚度的例子。
图5表示图1静态随机存储器的平面布置的一个例子。
图6表示图1静态随机存储器的另外平面布置的例子。
图7是说明图1静态随机存储器的读出、记入操作的一个例子的图。
图8表示图1静态随机存储器中获得大元件电流Icell的方法。
图9表示图1静态随机存储器的第1和第2组的转相器之间的3个晶体管在相同尺寸比时的各组转相器的输出、入电压的关系。
具体实施例
图1表示本发明所涉及的静态随机存储器的构成例。图1中，MP0及MP1表示PMOS负载晶体管，MN0及MN1表示NMOS驱动晶体管，MN2及MN3表示NMOS存取晶体管。且，晶体管MP0、MN0及MN2构成第1组基本电路，晶体管MP0和MN0构成一个反相器(左反相器LINV)，晶体管MN2则将这个反相器的输出联接于记入专用的位线WBL上，晶体管MN2的栅极联接于写入专用字线(记入字线)WLWT，晶体管MN0的栅极联接于第1组基本电路的源极线Vss1。晶体管MP1、MN1及MN3构成第2组基本电路。晶体管MP1和MN1构成另一个反相器(右侧反相器RINV)，晶体管MN3则将这个反相器的输出端(中间节点Vm)联接于读出、记入兼用的位线(读出位线)RBL。晶体管MN3的栅极联接于读出、记入兼用字线(读出字线)WLR，晶体管MN1的源极联接于第2组基本电路的源极线Vss2。第1和第2组基本电路与两个反相器的输出、入端是以耦合的形式联接的，晶体管MP0及MP1各自的源极共同联接于正电源极线Vcc。图中的单元电流Icell是从位线RBL通过晶体管MN3及MN1流入源极线Vss2的单元电流。
图2表示图1中的各个晶体管的尺寸及阈值电压的一个例子。如图2所示，晶体管MN1及MN3的栅极宽度(沟道宽度)是其余4个晶体管栅极宽度(沟道宽度)的2倍。也就是晶体管MN1及MN3的栅极宽度相等，且该栅极宽度比晶体管MN0及MN2的栅极宽度要宽。另外，晶体管MN1及MN3为低阈值电压(0.4V)晶体管，而另外4个晶体管则为高阈值电压(0.5V)晶体管。在记入操作时，因周围电路的记入驱动电路将欲记入“L”的节点一侧的位线强行联接于接地电平，所以，存取单元电路的晶体管的尺寸就不必很大。亦就是，被接在位线WBL上的第1组基本电路的晶体管的尺寸只要有第2组基本电路晶体管的一半大小就足够用于记入了。
各组基本电路反相器的反转阈值电平由负载晶体管和驱动晶体管的电流驱动能力之比决定。如图2的作法，晶体管MP0与MN0的栅极宽度比为1.0(＝0.2μm/0.2μm)，晶体管MP1和MN1的栅极宽度比为0.5(＝0.2μm/0.4μm)，这些栅极宽度比的差值为50％。其结果，左侧的反相器LINV的反转阈值电平值为0.3Vcc，右侧反相器RINV的反转阈值电平值为0.15Vcc，它们之间亦存在50％的差值。
图2所示例具有以下特征：为增大晶体管MN1及MN3中流动的单元电流Icell，设定这两个晶体管(MN1及MN3)的栅极宽度相等，将其设定为大值。但是，若加大这两个晶体管的尺寸，在读出操作时，则因晶体管MN3接通时Vm节点的电位从“L”电平到“H”电平会发生很大的变化，所以，为不使以Vm节点电位为输入的左侧反相器LINV产生错误地反转，这个左侧反相器LINV的反转阈值电平就有必要设定为较高值且应设有参差。为此，如上所述在两组基本电路之间，将负载晶体管和驱动晶体管的沟道宽度比设定为具有50％的差值就可防止左侧反相器发生误反转。
另外，若采用图2的作法，将两组基本电路之间的构成晶体管的阈值电压设定为非对称值的话，就可收到以下效果。即，6个晶体管中，只将需要较高电流电流驱动力的第2组基本电路的晶体管设定为低阈值电压，第1组基本电路的阈值电压设定为高阈值电压，这样，与全部使用低阈值电压晶体管的情况相比，单元泄漏电流就会减到一半。
还有，两组基本电路之间的负载晶体管和驱动晶体管的沟道幅度比只要设定为相差15％以上即可。另外，两组基本电路之间的反相器的反转阈值电平也只要设定为相差30％以上即可。
图3表示图1中各个晶体管的阈值电压的另外的例子。如图3所示，晶体管MP0、MN0及MN2的阈值电压分别设定为0.5V，晶体管MP1、MN1及MN3的阈值电压分别设定为0.2V。也就是被要求高速操作的右侧反相器RINV用可降低阈值电压牺牲删漏电流变大、实现大驱动电流的晶体管构成，而被允许低速操作的左反相器LINV则用提高阈值电压、漏电流小的晶体管构成。这样做，与全部使用低阈值电压晶体管相比，无信号漏电流就会减到一半。
如图4所示，亦可以非对称地设定两组基本电路之间的栅氧化薄膜的厚度。图3中说明的漏电流是晶体管源、漏之间的截止漏电流，而在微细化后的晶体管中栅极漏电流则变得明显而有影响了。于是，如图4所示，晶体管MP0、MN0及MN2的栅氧化薄膜的厚度均设定为2.6nm，晶体管MP1、MN1及MN3的栅氧化薄膜的厚度均设定为1.6nm。也就是，被要求高速操作的右侧反相器RINV由使其栅氧化薄膜更厚(牺牲栅漏电流变大)以实现大驱动电流的晶体管构成，而被允许低速操作的左侧反相器LINV则由加厚栅氧化薄膜而栅泄漏电流小的晶体管构成。这样做，与全部使用薄栅氧化薄膜的晶体管相比，可削减一半的无信号栅漏电流。
图5是表示图1的静态随机存储器的平面布置的一个例子。图5中，WP0、WP1及WN0、WN1、WN2和WN3分别表示各个晶体管的栅宽度，SH0及SH1则表示为实现晶体管的交叉耦合的共用接触。图示的平面布置为采用了上述横置型单元构造技术，将第1组和第2组的基本电路左右独立配置，第1组、第2组基本电路中采用定高度而改变宽度的作法。该图中，WP表示晶体管MP0及MP1所占区域的宽度，WNL表示晶体管MN0及MN2所占区域的宽度，WNR表示晶体管MN1及MN3所占区域的宽度。这些宽度均可独立决定。另外，WP中，WPL表示晶体管MP0所占区域的宽度，WPR表示晶体管MP1所占区域的宽度。这些宽度也可以独立决定。再有，采用纵置型单元构造来改变基本电路组之间晶体管的沟道长的方法亦可。
图6是表示图1的静态随机存储器另外的平面布置的例子。按照图5的作法，例如，因为在晶体管MN1的源区域中有突出，右侧P阱电路的激活化区域弯成“L”字形。与其相对应，若按照图6的作法，因为晶体管MN1和MN3有互等的沟道宽度，形成在同一个连续的且具有直线长边(没有曲折)的矩形激活化区域，故缓和了激活化区域的应力。其结果，防止缺陷发生于未然。左侧P阱及中央N阱的激活化区域亦相同。
图7用来说明图1的静态随机存储器的读出、记入操作的一个例子。如前所述，在读出时只激活读出字线WLR，而记入时激活记入字线WLWT和读出字线WLR。
读出操作时，将源极线Vss1的电位提高0.2V，那么即便是Vm上升0.4V，在栅极联接在节点Vm上的第1组基本电路的驱动晶体管MN0也不会接通。
若要在与节点Vm相反的另一节点上记入“L”，可通过一半大小的晶体管MN2进行记入操作。但是，基本上讲，驱动电路的电流驱动能力只要比晶体管MP0的电流驱动能力有充分的提高，记入操作就成为可能。本实施例中，在此基础上为了能更进一步地实现高速记入操作，采用了将源极线Vss2电位提高0.2V左右的构成方法。采用这个构成，即使是小尺寸晶体管也能够高速写入操作。相反，在节点Vm上记入“L”时是通过大尺寸的晶体管MN3进行写入操作的，故不受源极线Vss2的控制亦可高速写入操作。当然，将源极线Vss1的电位提高0.2V的话，还可进一步提高写入操作速度。
图8是表示图1的静态随机存储器中获得大单元电流Icell的方法。基本上讲，根据串联晶体管MN1和MN3的尺寸，决定抽出位线的电荷能力。以前，为了将位线Vm节点的电位降低0.1V左右，与晶体管MN1的沟道宽度相比，不得不将晶体管MN3的沟道宽度设定得窄一些。从平面布置上讲，晶体管MN3的栅极宽度平面布置成比晶体管MN1的栅极宽度窄，也就是在P阱区域中生成栅极的宽幅部分和窄幅部分，在窄幅度部分就出现了无用的空间。然而，若按照本实施例的作法，因位线Vm的电位可允许提高到0.4V，就可以利用以前所出现的无用空间来增大晶体管MN3的栅极宽度(参看图5)。这样做可实现栅极宽度WN1＝WN3，也就可以实现160μA的单元电流。如此，与以前的单元电流50μA相比，使它的3倍以上的单元电流强度。无限制地将晶体管MN3和MN1的尺寸接近，或者宁可增大晶体管MN3的尺寸(与晶体管MN1相比)，这样，在有必要进一步提高单元电流时将会是非常有效的。
如上所述，据图1所示的静态随机存储器，定量来讲，单元面积可降至以前的80％，单元漏电流可减小到以前的一半，并且还可以得到以前单元电流3倍以上的元件电流。
还有，图1中的晶体管MP1的栅极宽度也可以增大到与晶体管MN1及MN3的栅极宽度相同的尺寸。这样的话，第1组和第2组的基本电路之间就有3个晶体管的尺寸比变为相同。图9表示这种情况下的各组基本电路反相器的输出、入电压的关系。如图9所示，判定可确保充分大的堞形展开面积(图中虚线表示的矩形面积)。就直流电的情况来讲，第1组和第2组的基本电路之间的晶体管尺寸即使相差4倍也是同样的结果。
本发明的效果，如以上的说明，总的来讲按照本发明的做法就可以提供一种新的被改良的静态随机存储器。

Claims (6)

1.一种静态随机存储器，由构成反相器的负载晶体管及驱动晶体管、和用于将所述反相器的输出与位线连接的存取晶体管所构成的电路作为基本电路，所述静态随机存储器包括存储器单元，该存储器单元由第1组基本电路及第2组基本电路构成，并且所述第1组基本电路的输出与所述第2组基本电路的输入连接，所述第2组基本电路的输出与所述第1组基本电路的输入连接，其中：
构成所述第1组基本电路的一部分晶体管的截止漏电流大小，与构成所述第1组基本电路的其他晶体管以及构成所述第2组基本电路的晶体管的截止漏电流大小不同。
2.一种静态随机存储器，由构成反相器的负载晶体管及驱动晶体管、和用于将所述反相器的输出与位线连接的存取晶体管所构成的电路作为基本电路，所述静态随机存储器包括存储器单元，该存储器单元由第1组基本电路及第2组基本电路构成，并且所述第1组基本电路的输出与所述第2组基本电路的输入连接，所述第2组基本电路的输出与所述第1组基本电路的输入连接，其中：
构成所述第1组基本电路的一部分晶体管的栅极氧化膜的厚度，与构成所述第1组基本电路的其他晶体管以及构成所述第2组基本电路的晶体管的栅极氧化膜的厚度不同。
3.一种静态随机存储器，由构成反相器的负载晶体管及驱动晶体管、和用于将所述反相器的输出与位线连接的存取晶体管所构成的电路作为基本电路，所述静态随机存储器包括存储器单元，该存储器单元由第1组基本电路及第2组基本电路构成，并且所述第1组基本电路的输出与所述第2组基本电路的输入连接，所述第2组基本电路的输出与所述第1组基本电路的输入连接，其中：
与所述第1组基本电路连接的位线专用于写入，与所述第2组基本电路连接的位线兼用于读出和写入；
构成所述第1组基本电路的晶体管中至少1个晶体管的电流驱动能力被设定成比所述第2组基本电路的相应晶体管的电流驱动能力低；
所述第1组基本电路和所述第2组基本电路的存取晶体管被构成为在读出操作时只激活所述第2组基本电路中的存取晶体管；而在写入操作时，则同时激活两组基本电路的存取晶体管。
4.一种静态随机存储器，由构成反相器的负载晶体管及驱动晶体管、和用于将所述反相器的输出与位线连接的存取晶体管所构成的电路作为基本电路，所述静态随机存储器包括存储器单元，该存储器单元由第1组基本电路及第2组基本电路构成，并且所述第1组基本电路的输出与所述第2组基本电路的输入连接，所述第2组基本电路的输出与所述第1组基本电路的输入连接，其中：
构成所述第1组基本电路的一部分晶体管的电流驱动能力，比构成所述第1组基本电路的其他晶体管以及构成所述第2组基本电路的晶体管的电流驱动能力低；
所述静态随机存储器还具有用于在读出操作时将所述第1组基本电路的源线电位电平设定成比所述第2组基本电路的源线电位电平高的单元。
5.根据权利要求4所述静态随机存储器，其中：
构成所述第1组基本电路的驱动晶体管和存取晶体管的沟道宽度相互相同，并且构成所述第2组基本电路的驱动晶体管和存取晶体管的沟道宽度相互相同。
6.一种静态随机存储器，由构成反相器的负载晶体管及驱动晶体管、和用于将所述反相器的输出与位线连接的存取晶体管所构成的电路作为基本电路，所述静态随机存储器包括存储器单元，该存储器单元由第1组基本电路及第2组基本电路构成，并且所述第1组基本电路的输出与所述第2组基本电路的输入连接，所述第2组基本电路的输出与所述第1组基本电路的输入连接，其中：
构成所述第1组基本电路的驱动晶体管和存取晶体管相互具有相同的沟道宽度，并且在同一个连续且无曲折矩形激活化区域中形成，构成所述第2组基本电路的驱动晶体管和存取晶体管相互具有相同的沟道宽度，并且在同一个连续且无曲折矩形激活化区域中形成。
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